Lines Matching refs:clkr
40 .clkr = {
57 .clkr.hw.init = &(struct clk_init_data){
60 &gpll0.clkr.hw,
70 .clkr.hw.init = &(struct clk_init_data){
73 &gpll0.clkr.hw,
83 .clkr.hw.init = &(struct clk_init_data){
86 &gpll0.clkr.hw,
96 .clkr.hw.init = &(struct clk_init_data){
99 &gpll0.clkr.hw,
111 .clkr = {
128 .clkr.hw.init = &(struct clk_init_data){
131 &gpll1.clkr.hw,
141 .clkr.hw.init = &(struct clk_init_data){
144 &gpll1.clkr.hw,
154 .clkr.hw.init = &(struct clk_init_data){
157 &gpll1.clkr.hw,
167 .clkr.hw.init = &(struct clk_init_data){
170 &gpll1.clkr.hw,
182 .clkr = {
199 .clkr.hw.init = &(struct clk_init_data){
202 &gpll2.clkr.hw,
212 .clkr.hw.init = &(struct clk_init_data){
215 &gpll2.clkr.hw,
225 .clkr.hw.init = &(struct clk_init_data){
228 &gpll2.clkr.hw,
238 .clkr.hw.init = &(struct clk_init_data){
241 &gpll2.clkr.hw,
253 .clkr = {
270 .clkr.hw.init = &(struct clk_init_data){
273 &gpll3.clkr.hw,
283 .clkr.hw.init = &(struct clk_init_data){
286 &gpll3.clkr.hw,
296 .clkr.hw.init = &(struct clk_init_data){
299 &gpll3.clkr.hw,
309 .clkr.hw.init = &(struct clk_init_data){
312 &gpll3.clkr.hw,
324 .clkr = {
341 .clkr.hw.init = &(struct clk_init_data){
344 &gpll4.clkr.hw,
354 .clkr.hw.init = &(struct clk_init_data){
357 &gpll4.clkr.hw,
367 .clkr.hw.init = &(struct clk_init_data){
370 &gpll4.clkr.hw,
380 .clkr.hw.init = &(struct clk_init_data){
383 &gpll4.clkr.hw,
407 { .hw = &gpll0_out_main.clkr.hw },
408 { .hw = &gpll0_out_main.clkr.hw },
418 { .hw = &gpll0_out_main.clkr.hw },
430 { .hw = &gpll0_out_main.clkr.hw },
432 { .hw = &gpll0_out_main.clkr.hw },
453 { .hw = &gpll0_out_main.clkr.hw },
454 { .hw = &gpll4_out_main.clkr.hw },
465 { .hw = &gpll0_out_main.clkr.hw },
481 .clkr.hw.init = &(struct clk_init_data){
506 .clkr.hw.init = &(struct clk_init_data){
520 .clkr.hw.init = &(struct clk_init_data){
534 .clkr.hw.init = &(struct clk_init_data){
548 .clkr.hw.init = &(struct clk_init_data){
562 .clkr.hw.init = &(struct clk_init_data){
576 .clkr.hw.init = &(struct clk_init_data){
590 .clkr.hw.init = &(struct clk_init_data){
604 .clkr.hw.init = &(struct clk_init_data){
618 .clkr.hw.init = &(struct clk_init_data){
632 .clkr.hw.init = &(struct clk_init_data){
646 .clkr.hw.init = &(struct clk_init_data){
679 .clkr.hw.init = &(struct clk_init_data){
693 .clkr.hw.init = &(struct clk_init_data){
707 .clkr.hw.init = &(struct clk_init_data){
721 .clkr.hw.init = &(struct clk_init_data){
735 .clkr.hw.init = &(struct clk_init_data){
749 .clkr.hw.init = &(struct clk_init_data){
763 .clkr.hw.init = &(struct clk_init_data){
777 .clkr.hw.init = &(struct clk_init_data){
791 .clkr.hw.init = &(struct clk_init_data){
805 .clkr.hw.init = &(struct clk_init_data){
819 .clkr.hw.init = &(struct clk_init_data){
833 .clkr.hw.init = &(struct clk_init_data){
847 .clkr.hw.init = &(struct clk_init_data){
861 .clkr.hw.init = &(struct clk_init_data){
875 .clkr.hw.init = &(struct clk_init_data){
889 .clkr.hw.init = &(struct clk_init_data){
903 .clkr.hw.init = &(struct clk_init_data){
917 .clkr.hw.init = &(struct clk_init_data){
938 .clkr.hw.init = &(struct clk_init_data){
952 .clkr.hw.init = &(struct clk_init_data){
966 .clkr.hw.init = &(struct clk_init_data){
987 .clkr.hw.init = &(struct clk_init_data){
1006 .clkr.hw.init = &(struct clk_init_data){
1025 .clkr.hw.init = &(struct clk_init_data){
1044 .clkr.hw.init = &(struct clk_init_data){
1069 .clkr.hw.init = &(struct clk_init_data){
1093 .clkr.hw.init = &(struct clk_init_data){
1112 .clkr.hw.init = &(struct clk_init_data){
1133 .clkr.hw.init = &(struct clk_init_data){
1154 .clkr.hw.init = &(struct clk_init_data){
1176 .clkr.hw.init = &(struct clk_init_data){
1190 .clkr.hw.init = &(struct clk_init_data){
1209 .clkr.hw.init = &(struct clk_init_data){
1220 .clkr = {
1233 .clkr = {
1239 &ufs_axi_clk_src.clkr.hw,
1251 .clkr = {
1257 &usb30_master_clk_src.clkr.hw,
1269 .clkr = {
1282 .clkr = {
1295 .clkr = {
1308 .clkr = {
1321 .clkr = {
1334 .clkr = {
1347 .clkr = {
1362 .clkr = {
1374 .clkr = {
1380 &gpll0_out_main.clkr.hw,
1390 .clkr = {
1396 &gpll0_out_main.clkr.hw,
1406 .clkr = {
1418 .clkr = {
1424 &gpll0_out_main.clkr.hw,
1434 .clkr = {
1440 &gpll0_out_main.clkr.hw,
1451 .clkr = {
1464 .clkr = {
1470 &blsp1_qup1_i2c_apps_clk_src.clkr.hw,
1482 .clkr = {
1488 &blsp1_qup1_spi_apps_clk_src.clkr.hw,
1500 .clkr = {
1506 &blsp1_qup2_i2c_apps_clk_src.clkr.hw,
1518 .clkr = {
1524 &blsp1_qup2_spi_apps_clk_src.clkr.hw,
1536 .clkr = {
1542 &blsp1_qup3_i2c_apps_clk_src.clkr.hw,
1554 .clkr = {
1560 &blsp1_qup3_spi_apps_clk_src.clkr.hw,
1572 .clkr = {
1578 &blsp1_qup4_i2c_apps_clk_src.clkr.hw,
1590 .clkr = {
1596 &blsp1_qup4_spi_apps_clk_src.clkr.hw,
1608 .clkr = {
1614 &blsp1_qup5_i2c_apps_clk_src.clkr.hw,
1626 .clkr = {
1632 &blsp1_qup5_spi_apps_clk_src.clkr.hw,
1644 .clkr = {
1650 &blsp1_qup6_i2c_apps_clk_src.clkr.hw,
1662 .clkr = {
1668 &blsp1_qup6_spi_apps_clk_src.clkr.hw,
1680 .clkr = {
1693 .clkr = {
1699 &blsp1_uart1_apps_clk_src.clkr.hw,
1711 .clkr = {
1717 &blsp1_uart2_apps_clk_src.clkr.hw,
1729 .clkr = {
1735 &blsp1_uart3_apps_clk_src.clkr.hw,
1747 .clkr = {
1760 .clkr = {
1766 &blsp2_qup1_i2c_apps_clk_src.clkr.hw,
1778 .clkr = {
1784 &blsp2_qup1_spi_apps_clk_src.clkr.hw,
1796 .clkr = {
1802 &blsp2_qup2_i2c_apps_clk_src.clkr.hw,
1814 .clkr = {
1820 &blsp2_qup2_spi_apps_clk_src.clkr.hw,
1832 .clkr = {
1838 &blsp2_qup3_i2c_apps_clk_src.clkr.hw,
1850 .clkr = {
1856 &blsp2_qup3_spi_apps_clk_src.clkr.hw,
1868 .clkr = {
1874 &blsp2_qup4_i2c_apps_clk_src.clkr.hw,
1886 .clkr = {
1892 &blsp2_qup4_spi_apps_clk_src.clkr.hw,
1904 .clkr = {
1910 &blsp2_qup5_i2c_apps_clk_src.clkr.hw,
1922 .clkr = {
1928 &blsp2_qup5_spi_apps_clk_src.clkr.hw,
1940 .clkr = {
1946 &blsp2_qup6_i2c_apps_clk_src.clkr.hw,
1958 .clkr = {
1964 &blsp2_qup6_spi_apps_clk_src.clkr.hw,
1976 .clkr = {
1989 .clkr = {
1995 &blsp2_uart1_apps_clk_src.clkr.hw,
2007 .clkr = {
2013 &blsp2_uart2_apps_clk_src.clkr.hw,
2025 .clkr = {
2031 &blsp2_uart3_apps_clk_src.clkr.hw,
2043 .clkr = {
2049 &usb30_master_clk_src.clkr.hw,
2061 .clkr = {
2067 &gp1_clk_src.clkr.hw,
2079 .clkr = {
2085 &gp2_clk_src.clkr.hw,
2097 .clkr = {
2103 &gp3_clk_src.clkr.hw,
2115 .clkr = {
2128 .clkr = {
2141 .clkr = {
2154 .clkr = {
2173 .clkr = {
2186 .clkr = {
2192 &hmss_ahb_clk_src.clkr.hw,
2204 .clkr = {
2217 .clkr = {
2223 &hmss_rbcpr_clk_src.clkr.hw,
2235 .clkr = {
2256 .clkr.hw.init = &(struct clk_init_data) {
2267 .clkr = {
2286 .clkr = {
2299 .clkr = {
2312 .clkr = {
2325 .clkr = {
2338 .clkr = {
2344 &pcie_aux_clk_src.clkr.hw,
2356 .clkr = {
2369 .clkr = {
2382 .clkr = {
2395 .clkr = {
2408 .clkr = {
2414 &pcie_aux_clk_src.clkr.hw,
2426 .clkr = {
2432 &pdm2_clk_src.clkr.hw,
2444 .clkr = {
2457 .clkr = {
2470 .clkr = {
2483 .clkr = {
2496 .clkr = {
2502 &sdcc2_apps_clk_src.clkr.hw,
2514 .clkr = {
2527 .clkr = {
2533 &sdcc4_apps_clk_src.clkr.hw,
2545 .clkr = {
2558 .clkr = {
2571 .clkr = {
2577 &tsif_ref_clk_src.clkr.hw,
2589 .clkr = {
2602 .clkr = {
2608 &ufs_axi_clk_src.clkr.hw,
2620 .clkr = {
2633 .clkr = {
2646 .clkr = {
2659 .clkr = {
2672 .clkr = {
2685 .clkr = {
2691 &ufs_unipro_core_clk_src.clkr.hw,
2703 .clkr = {
2709 &usb30_master_clk_src.clkr.hw,
2721 .clkr = {
2727 &usb30_mock_utmi_clk_src.clkr.hw,
2739 .clkr = {
2752 .clkr = {
2758 &usb3_phy_aux_clk_src.clkr.hw,
2770 .clkr = {
2783 .clkr = {
2795 .clkr = {
2811 .clkr = {
2827 .clkr = {
2843 .clkr = {
2859 .clkr = {
2876 .clkr = {
2889 .clkr = {
2902 .clkr = {
2915 .clkr = {
2927 .clkr = {
2939 .clkr = {
2951 .clkr = {
3014 [BLSP1_QUP1_I2C_APPS_CLK_SRC] = &blsp1_qup1_i2c_apps_clk_src.clkr,
3015 [BLSP1_QUP1_SPI_APPS_CLK_SRC] = &blsp1_qup1_spi_apps_clk_src.clkr,
3016 [BLSP1_QUP2_I2C_APPS_CLK_SRC] = &blsp1_qup2_i2c_apps_clk_src.clkr,
3017 [BLSP1_QUP2_SPI_APPS_CLK_SRC] = &blsp1_qup2_spi_apps_clk_src.clkr,
3018 [BLSP1_QUP3_I2C_APPS_CLK_SRC] = &blsp1_qup3_i2c_apps_clk_src.clkr,
3019 [BLSP1_QUP3_SPI_APPS_CLK_SRC] = &blsp1_qup3_spi_apps_clk_src.clkr,
3020 [BLSP1_QUP4_I2C_APPS_CLK_SRC] = &blsp1_qup4_i2c_apps_clk_src.clkr,
3021 [BLSP1_QUP4_SPI_APPS_CLK_SRC] = &blsp1_qup4_spi_apps_clk_src.clkr,
3022 [BLSP1_QUP5_I2C_APPS_CLK_SRC] = &blsp1_qup5_i2c_apps_clk_src.clkr,
3023 [BLSP1_QUP5_SPI_APPS_CLK_SRC] = &blsp1_qup5_spi_apps_clk_src.clkr,
3024 [BLSP1_QUP6_I2C_APPS_CLK_SRC] = &blsp1_qup6_i2c_apps_clk_src.clkr,
3025 [BLSP1_QUP6_SPI_APPS_CLK_SRC] = &blsp1_qup6_spi_apps_clk_src.clkr,
3026 [BLSP1_UART1_APPS_CLK_SRC] = &blsp1_uart1_apps_clk_src.clkr,
3027 [BLSP1_UART2_APPS_CLK_SRC] = &blsp1_uart2_apps_clk_src.clkr,
3028 [BLSP1_UART3_APPS_CLK_SRC] = &blsp1_uart3_apps_clk_src.clkr,
3029 [BLSP2_QUP1_I2C_APPS_CLK_SRC] = &blsp2_qup1_i2c_apps_clk_src.clkr,
3030 [BLSP2_QUP1_SPI_APPS_CLK_SRC] = &blsp2_qup1_spi_apps_clk_src.clkr,
3031 [BLSP2_QUP2_I2C_APPS_CLK_SRC] = &blsp2_qup2_i2c_apps_clk_src.clkr,
3032 [BLSP2_QUP2_SPI_APPS_CLK_SRC] = &blsp2_qup2_spi_apps_clk_src.clkr,
3033 [BLSP2_QUP3_I2C_APPS_CLK_SRC] = &blsp2_qup3_i2c_apps_clk_src.clkr,
3034 [BLSP2_QUP3_SPI_APPS_CLK_SRC] = &blsp2_qup3_spi_apps_clk_src.clkr,
3035 [BLSP2_QUP4_I2C_APPS_CLK_SRC] = &blsp2_qup4_i2c_apps_clk_src.clkr,
3036 [BLSP2_QUP4_SPI_APPS_CLK_SRC] = &blsp2_qup4_spi_apps_clk_src.clkr,
3037 [BLSP2_QUP5_I2C_APPS_CLK_SRC] = &blsp2_qup5_i2c_apps_clk_src.clkr,
3038 [BLSP2_QUP5_SPI_APPS_CLK_SRC] = &blsp2_qup5_spi_apps_clk_src.clkr,
3039 [BLSP2_QUP6_I2C_APPS_CLK_SRC] = &blsp2_qup6_i2c_apps_clk_src.clkr,
3040 [BLSP2_QUP6_SPI_APPS_CLK_SRC] = &blsp2_qup6_spi_apps_clk_src.clkr,
3041 [BLSP2_UART1_APPS_CLK_SRC] = &blsp2_uart1_apps_clk_src.clkr,
3042 [BLSP2_UART2_APPS_CLK_SRC] = &blsp2_uart2_apps_clk_src.clkr,
3043 [BLSP2_UART3_APPS_CLK_SRC] = &blsp2_uart3_apps_clk_src.clkr,
3044 [GCC_AGGRE1_NOC_XO_CLK] = &gcc_aggre1_noc_xo_clk.clkr,
3045 [GCC_AGGRE1_UFS_AXI_CLK] = &gcc_aggre1_ufs_axi_clk.clkr,
3046 [GCC_AGGRE1_USB3_AXI_CLK] = &gcc_aggre1_usb3_axi_clk.clkr,
3047 [GCC_APSS_QDSS_TSCTR_DIV2_CLK] = &gcc_apss_qdss_tsctr_div2_clk.clkr,
3048 [GCC_APSS_QDSS_TSCTR_DIV8_CLK] = &gcc_apss_qdss_tsctr_div8_clk.clkr,
3049 [GCC_BIMC_HMSS_AXI_CLK] = &gcc_bimc_hmss_axi_clk.clkr,
3050 [GCC_BIMC_MSS_Q6_AXI_CLK] = &gcc_bimc_mss_q6_axi_clk.clkr,
3051 [GCC_BLSP1_AHB_CLK] = &gcc_blsp1_ahb_clk.clkr,
3052 [GCC_BLSP1_QUP1_I2C_APPS_CLK] = &gcc_blsp1_qup1_i2c_apps_clk.clkr,
3053 [GCC_BLSP1_QUP1_SPI_APPS_CLK] = &gcc_blsp1_qup1_spi_apps_clk.clkr,
3054 [GCC_BLSP1_QUP2_I2C_APPS_CLK] = &gcc_blsp1_qup2_i2c_apps_clk.clkr,
3055 [GCC_BLSP1_QUP2_SPI_APPS_CLK] = &gcc_blsp1_qup2_spi_apps_clk.clkr,
3056 [GCC_BLSP1_QUP3_I2C_APPS_CLK] = &gcc_blsp1_qup3_i2c_apps_clk.clkr,
3057 [GCC_BLSP1_QUP3_SPI_APPS_CLK] = &gcc_blsp1_qup3_spi_apps_clk.clkr,
3058 [GCC_BLSP1_QUP4_I2C_APPS_CLK] = &gcc_blsp1_qup4_i2c_apps_clk.clkr,
3059 [GCC_BLSP1_QUP4_SPI_APPS_CLK] = &gcc_blsp1_qup4_spi_apps_clk.clkr,
3060 [GCC_BLSP1_QUP5_I2C_APPS_CLK] = &gcc_blsp1_qup5_i2c_apps_clk.clkr,
3061 [GCC_BLSP1_QUP5_SPI_APPS_CLK] = &gcc_blsp1_qup5_spi_apps_clk.clkr,
3062 [GCC_BLSP1_QUP6_I2C_APPS_CLK] = &gcc_blsp1_qup6_i2c_apps_clk.clkr,
3063 [GCC_BLSP1_QUP6_SPI_APPS_CLK] = &gcc_blsp1_qup6_spi_apps_clk.clkr,
3064 [GCC_BLSP1_SLEEP_CLK] = &gcc_blsp1_sleep_clk.clkr,
3065 [GCC_BLSP1_UART1_APPS_CLK] = &gcc_blsp1_uart1_apps_clk.clkr,
3066 [GCC_BLSP1_UART2_APPS_CLK] = &gcc_blsp1_uart2_apps_clk.clkr,
3067 [GCC_BLSP1_UART3_APPS_CLK] = &gcc_blsp1_uart3_apps_clk.clkr,
3068 [GCC_BLSP2_AHB_CLK] = &gcc_blsp2_ahb_clk.clkr,
3069 [GCC_BLSP2_QUP1_I2C_APPS_CLK] = &gcc_blsp2_qup1_i2c_apps_clk.clkr,
3070 [GCC_BLSP2_QUP1_SPI_APPS_CLK] = &gcc_blsp2_qup1_spi_apps_clk.clkr,
3071 [GCC_BLSP2_QUP2_I2C_APPS_CLK] = &gcc_blsp2_qup2_i2c_apps_clk.clkr,
3072 [GCC_BLSP2_QUP2_SPI_APPS_CLK] = &gcc_blsp2_qup2_spi_apps_clk.clkr,
3073 [GCC_BLSP2_QUP3_I2C_APPS_CLK] = &gcc_blsp2_qup3_i2c_apps_clk.clkr,
3074 [GCC_BLSP2_QUP3_SPI_APPS_CLK] = &gcc_blsp2_qup3_spi_apps_clk.clkr,
3075 [GCC_BLSP2_QUP4_I2C_APPS_CLK] = &gcc_blsp2_qup4_i2c_apps_clk.clkr,
3076 [GCC_BLSP2_QUP4_SPI_APPS_CLK] = &gcc_blsp2_qup4_spi_apps_clk.clkr,
3077 [GCC_BLSP2_QUP5_I2C_APPS_CLK] = &gcc_blsp2_qup5_i2c_apps_clk.clkr,
3078 [GCC_BLSP2_QUP5_SPI_APPS_CLK] = &gcc_blsp2_qup5_spi_apps_clk.clkr,
3079 [GCC_BLSP2_QUP6_I2C_APPS_CLK] = &gcc_blsp2_qup6_i2c_apps_clk.clkr,
3080 [GCC_BLSP2_QUP6_SPI_APPS_CLK] = &gcc_blsp2_qup6_spi_apps_clk.clkr,
3081 [GCC_BLSP2_SLEEP_CLK] = &gcc_blsp2_sleep_clk.clkr,
3082 [GCC_BLSP2_UART1_APPS_CLK] = &gcc_blsp2_uart1_apps_clk.clkr,
3083 [GCC_BLSP2_UART2_APPS_CLK] = &gcc_blsp2_uart2_apps_clk.clkr,
3084 [GCC_BLSP2_UART3_APPS_CLK] = &gcc_blsp2_uart3_apps_clk.clkr,
3085 [GCC_CFG_NOC_USB3_AXI_CLK] = &gcc_cfg_noc_usb3_axi_clk.clkr,
3086 [GCC_GP1_CLK] = &gcc_gp1_clk.clkr,
3087 [GCC_GP2_CLK] = &gcc_gp2_clk.clkr,
3088 [GCC_GP3_CLK] = &gcc_gp3_clk.clkr,
3089 [GCC_BIMC_GFX_CLK] = &gcc_bimc_gfx_clk.clkr,
3090 [GCC_GPU_BIMC_GFX_CLK] = &gcc_gpu_bimc_gfx_clk.clkr,
3091 [GCC_GPU_BIMC_GFX_SRC_CLK] = &gcc_gpu_bimc_gfx_src_clk.clkr,
3092 [GCC_GPU_CFG_AHB_CLK] = &gcc_gpu_cfg_ahb_clk.clkr,
3093 [GCC_GPU_SNOC_DVM_GFX_CLK] = &gcc_gpu_snoc_dvm_gfx_clk.clkr,
3094 [GCC_HMSS_AHB_CLK] = &gcc_hmss_ahb_clk.clkr,
3095 [GCC_HMSS_AT_CLK] = &gcc_hmss_at_clk.clkr,
3096 [GCC_HMSS_RBCPR_CLK] = &gcc_hmss_rbcpr_clk.clkr,
3097 [GCC_HMSS_TRIG_CLK] = &gcc_hmss_trig_clk.clkr,
3098 [GCC_MMSS_NOC_CFG_AHB_CLK] = &gcc_mmss_noc_cfg_ahb_clk.clkr,
3099 [GCC_MMSS_QM_AHB_CLK] = &gcc_mmss_qm_ahb_clk.clkr,
3100 [GCC_MMSS_QM_CORE_CLK] = &gcc_mmss_qm_core_clk.clkr,
3101 [GCC_MMSS_SYS_NOC_AXI_CLK] = &gcc_mmss_sys_noc_axi_clk.clkr,
3102 [GCC_MSS_AT_CLK] = &gcc_mss_at_clk.clkr,
3103 [GCC_PCIE_0_AUX_CLK] = &gcc_pcie_0_aux_clk.clkr,
3104 [GCC_PCIE_0_CFG_AHB_CLK] = &gcc_pcie_0_cfg_ahb_clk.clkr,
3105 [GCC_PCIE_0_MSTR_AXI_CLK] = &gcc_pcie_0_mstr_axi_clk.clkr,
3106 [GCC_PCIE_0_PIPE_CLK] = &gcc_pcie_0_pipe_clk.clkr,
3107 [GCC_PCIE_0_SLV_AXI_CLK] = &gcc_pcie_0_slv_axi_clk.clkr,
3108 [GCC_PCIE_PHY_AUX_CLK] = &gcc_pcie_phy_aux_clk.clkr,
3109 [GCC_PDM2_CLK] = &gcc_pdm2_clk.clkr,
3110 [GCC_PDM_AHB_CLK] = &gcc_pdm_ahb_clk.clkr,
3111 [GCC_PDM_XO4_CLK] = &gcc_pdm_xo4_clk.clkr,
3112 [GCC_PRNG_AHB_CLK] = &gcc_prng_ahb_clk.clkr,
3113 [GCC_SDCC2_AHB_CLK] = &gcc_sdcc2_ahb_clk.clkr,
3114 [GCC_SDCC2_APPS_CLK] = &gcc_sdcc2_apps_clk.clkr,
3115 [GCC_SDCC4_AHB_CLK] = &gcc_sdcc4_ahb_clk.clkr,
3116 [GCC_SDCC4_APPS_CLK] = &gcc_sdcc4_apps_clk.clkr,
3117 [GCC_TSIF_AHB_CLK] = &gcc_tsif_ahb_clk.clkr,
3118 [GCC_TSIF_INACTIVITY_TIMERS_CLK] = &gcc_tsif_inactivity_timers_clk.clkr,
3119 [GCC_TSIF_REF_CLK] = &gcc_tsif_ref_clk.clkr,
3120 [GCC_UFS_AHB_CLK] = &gcc_ufs_ahb_clk.clkr,
3121 [GCC_UFS_AXI_CLK] = &gcc_ufs_axi_clk.clkr,
3122 [GCC_UFS_ICE_CORE_CLK] = &gcc_ufs_ice_core_clk.clkr,
3123 [GCC_UFS_PHY_AUX_CLK] = &gcc_ufs_phy_aux_clk.clkr,
3124 [GCC_UFS_RX_SYMBOL_0_CLK] = &gcc_ufs_rx_symbol_0_clk.clkr,
3125 [GCC_UFS_RX_SYMBOL_1_CLK] = &gcc_ufs_rx_symbol_1_clk.clkr,
3126 [GCC_UFS_TX_SYMBOL_0_CLK] = &gcc_ufs_tx_symbol_0_clk.clkr,
3127 [GCC_UFS_UNIPRO_CORE_CLK] = &gcc_ufs_unipro_core_clk.clkr,
3128 [GCC_USB30_MASTER_CLK] = &gcc_usb30_master_clk.clkr,
3129 [GCC_USB30_MOCK_UTMI_CLK] = &gcc_usb30_mock_utmi_clk.clkr,
3130 [GCC_USB30_SLEEP_CLK] = &gcc_usb30_sleep_clk.clkr,
3131 [GCC_USB3_PHY_AUX_CLK] = &gcc_usb3_phy_aux_clk.clkr,
3132 [GCC_USB3_PHY_PIPE_CLK] = &gcc_usb3_phy_pipe_clk.clkr,
3133 [GCC_USB_PHY_CFG_AHB2PHY_CLK] = &gcc_usb_phy_cfg_ahb2phy_clk.clkr,
3134 [GP1_CLK_SRC] = &gp1_clk_src.clkr,
3135 [GP2_CLK_SRC] = &gp2_clk_src.clkr,
3136 [GP3_CLK_SRC] = &gp3_clk_src.clkr,
3137 [GPLL0] = &gpll0.clkr,
3138 [GPLL0_OUT_EVEN] = &gpll0_out_even.clkr,
3139 [GPLL0_OUT_MAIN] = &gpll0_out_main.clkr,
3140 [GPLL0_OUT_ODD] = &gpll0_out_odd.clkr,
3141 [GPLL0_OUT_TEST] = &gpll0_out_test.clkr,
3142 [GPLL1] = &gpll1.clkr,
3143 [GPLL1_OUT_EVEN] = &gpll1_out_even.clkr,
3144 [GPLL1_OUT_MAIN] = &gpll1_out_main.clkr,
3145 [GPLL1_OUT_ODD] = &gpll1_out_odd.clkr,
3146 [GPLL1_OUT_TEST] = &gpll1_out_test.clkr,
3147 [GPLL2] = &gpll2.clkr,
3148 [GPLL2_OUT_EVEN] = &gpll2_out_even.clkr,
3149 [GPLL2_OUT_MAIN] = &gpll2_out_main.clkr,
3150 [GPLL2_OUT_ODD] = &gpll2_out_odd.clkr,
3151 [GPLL2_OUT_TEST] = &gpll2_out_test.clkr,
3152 [GPLL3] = &gpll3.clkr,
3153 [GPLL3_OUT_EVEN] = &gpll3_out_even.clkr,
3154 [GPLL3_OUT_MAIN] = &gpll3_out_main.clkr,
3155 [GPLL3_OUT_ODD] = &gpll3_out_odd.clkr,
3156 [GPLL3_OUT_TEST] = &gpll3_out_test.clkr,
3157 [GPLL4] = &gpll4.clkr,
3158 [GPLL4_OUT_EVEN] = &gpll4_out_even.clkr,
3159 [GPLL4_OUT_MAIN] = &gpll4_out_main.clkr,
3160 [GPLL4_OUT_ODD] = &gpll4_out_odd.clkr,
3161 [GPLL4_OUT_TEST] = &gpll4_out_test.clkr,
3162 [HMSS_AHB_CLK_SRC] = &hmss_ahb_clk_src.clkr,
3163 [HMSS_RBCPR_CLK_SRC] = &hmss_rbcpr_clk_src.clkr,
3164 [PCIE_AUX_CLK_SRC] = &pcie_aux_clk_src.clkr,
3165 [PDM2_CLK_SRC] = &pdm2_clk_src.clkr,
3166 [SDCC2_APPS_CLK_SRC] = &sdcc2_apps_clk_src.clkr,
3167 [SDCC4_APPS_CLK_SRC] = &sdcc4_apps_clk_src.clkr,
3168 [TSIF_REF_CLK_SRC] = &tsif_ref_clk_src.clkr,
3169 [UFS_AXI_CLK_SRC] = &ufs_axi_clk_src.clkr,
3170 [UFS_UNIPRO_CORE_CLK_SRC] = &ufs_unipro_core_clk_src.clkr,
3171 [USB30_MASTER_CLK_SRC] = &usb30_master_clk_src.clkr,
3172 [USB30_MOCK_UTMI_CLK_SRC] = &usb30_mock_utmi_clk_src.clkr,
3173 [USB3_PHY_AUX_CLK_SRC] = &usb3_phy_aux_clk_src.clkr,
3174 [GCC_HDMI_CLKREF_CLK] = &gcc_hdmi_clkref_clk.clkr,
3175 [GCC_UFS_CLKREF_CLK] = &gcc_ufs_clkref_clk.clkr,
3176 [GCC_USB3_CLKREF_CLK] = &gcc_usb3_clkref_clk.clkr,
3177 [GCC_PCIE_CLKREF_CLK] = &gcc_pcie_clkref_clk.clkr,
3178 [GCC_RX1_USB2_CLKREF_CLK] = &gcc_rx1_usb2_clkref_clk.clkr,
3179 [GCC_MSS_CFG_AHB_CLK] = &gcc_mss_cfg_ahb_clk.clkr,
3180 [GCC_BOOT_ROM_AHB_CLK] = &gcc_boot_rom_ahb_clk.clkr,
3181 [GCC_MSS_GPLL0_DIV_CLK_SRC] = &gcc_mss_gpll0_div_clk_src.clkr,
3182 [GCC_MSS_SNOC_AXI_CLK] = &gcc_mss_snoc_axi_clk.clkr,
3183 [GCC_MSS_MNOC_BIMC_AXI_CLK] = &gcc_mss_mnoc_bimc_axi_clk.clkr,
3184 [GCC_MMSS_GPLL0_CLK] = &gcc_mmss_gpll0_clk.clkr,
3185 [HMSS_GPLL0_CLK_SRC] = &hmss_gpll0_clk_src.clkr,
3186 [GCC_IM_SLEEP] = &gcc_im_sleep_clk.clkr,
3187 [AGGRE2_SNOC_NORTH_AXI] = &aggre2_snoc_north_axi_clk.clkr,
3188 [SSC_XO] = &ssc_xo_clk.clkr,
3189 [SSC_CNOC_AHBS_CLK] = &ssc_cnoc_ahbs_clk.clkr,
3190 [GCC_MMSS_GPLL0_DIV_CLK] = &gcc_mmss_gpll0_div_clk.clkr,
3191 [GCC_GPU_GPLL0_DIV_CLK] = &gcc_gpu_gpll0_div_clk.clkr,
3192 [GCC_GPU_GPLL0_CLK] = &gcc_gpu_gpll0_clk.clkr,
3193 [HLOS1_VOTE_LPASS_CORE_SMMU_CLK] = &hlos1_vote_lpass_core_smmu_clk.clkr,
3194 [HLOS1_VOTE_LPASS_ADSP_SMMU_CLK] = &hlos1_vote_lpass_adsp_smmu_clk.clkr,
3195 [GCC_MSS_Q6_BIMC_AXI_CLK] = &gcc_mss_q6_bimc_axi_clk.clkr,