Searched refs:_REG_ (Results 1 – 25 of 33) sorted by relevance
12
24 _REG_(I2C_IC_CON_OFFSET) // I2C_IC_CON38 _REG_(I2C_IC_TAR_OFFSET) // I2C_IC_TAR45 _REG_(I2C_IC_SAR_OFFSET) // I2C_IC_SAR52 _REG_(I2C_IC_DATA_CMD_OFFSET) // I2C_IC_DATA_CMD134 _REG_(I2C_IC_RX_TL_OFFSET) // I2C_IC_RX_TL139 _REG_(I2C_IC_TX_TL_OFFSET) // I2C_IC_TX_TL199 _REG_(I2C_IC_ENABLE_OFFSET) // I2C_IC_ENABLE206 _REG_(I2C_IC_STATUS_OFFSET) // I2C_IC_STATUS217 _REG_(I2C_IC_TXFLR_OFFSET) // I2C_IC_TXFLR222 _REG_(I2C_IC_RXFLR_OFFSET) // I2C_IC_RXFLR[all …]
25 _REG_(SIO_CPUID_OFFSET) // SIO_CPUID29 _REG_(SIO_GPIO_IN_OFFSET) // SIO_GPIO_IN34 _REG_(SIO_GPIO_HI_IN_OFFSET) // SIO_GPIO_HI_IN41 _REG_(SIO_GPIO_OUT_OFFSET) // SIO_GPIO_OUT61 _REG_(SIO_GPIO_OE_OFFSET) // SIO_GPIO_OE66 _REG_(SIO_GPIO_OE_SET_OFFSET) // SIO_GPIO_OE_SET101 _REG_(SIO_GPIO_HI_OE_OFFSET) // SIO_GPIO_HI_OE121 _REG_(SIO_FIFO_ST_OFFSET) // SIO_FIFO_ST129 _REG_(SIO_FIFO_WR_OFFSET) // SIO_FIFO_WR133 _REG_(SIO_FIFO_RD_OFFSET) // SIO_FIFO_RD[all …]
24 _REG_(SSI_CTRLR0_OFFSET) // SSI_CTRLR049 _REG_(SSI_MWCR_OFFSET) // SSI_MWCR56 _REG_(SSI_SER_OFFSET) // SSI_SER61 _REG_(SSI_BAUDR_OFFSET) // SSI_BAUDR86 _REG_(SSI_SR_OFFSET) // SSI_SR97 _REG_(SSI_IMR_OFFSET) // SSI_IMR107 _REG_(SSI_ISR_OFFSET) // SSI_ISR117 _REG_(SSI_RISR_OFFSET) // SSI_RISR147 _REG_(SSI_ICR_OFFSET) // SSI_ICR168 _REG_(SSI_IDR_OFFSET) // SSI_IDR[all …]
110 _REG_(DMA_INTR_OFFSET) // DMA_INTR115 _REG_(DMA_INTE0_OFFSET) // DMA_INTE0120 _REG_(DMA_INTF0_OFFSET) // DMA_INTF0125 _REG_(DMA_INTS0_OFFSET) // DMA_INTS0132 _REG_(DMA_INTE1_OFFSET) // DMA_INTE1137 _REG_(DMA_INTF1_OFFSET) // DMA_INTF1142 _REG_(DMA_INTS1_OFFSET) // DMA_INTS1147 _REG_(DMA_TIMER0_OFFSET) // DMA_TIMER0160 _REG_(DMA_SNIFF_CTRL_OFFSET) // DMA_SNIFF_CTRL170 _REG_(DMA_SNIFF_DATA_OFFSET) // DMA_SNIFF_DATA[all …]
24 _REG_(PIO_SM0_CLKDIV_OFFSET) // PIO_SM0_CLKDIV57 _REG_(PIO_SM0_ADDR_OFFSET) // PIO_SM0_ADDR62 _REG_(PIO_SM0_INSTR_OFFSET) // PIO_SM0_INSTR80 _REG_(PIO_CTRL_OFFSET) // PIO_CTRL87 _REG_(PIO_FSTAT_OFFSET) // PIO_FSTAT95 _REG_(PIO_FDEBUG_OFFSET) // PIO_FDEBUG103 _REG_(PIO_FLEVEL_OFFSET) // PIO_FLEVEL115 _REG_(PIO_TXF0_OFFSET) // PIO_TXF0121 _REG_(PIO_RXF0_OFFSET) // PIO_RXF0127 _REG_(PIO_IRQ_OFFSET) // PIO_IRQ[all …]
95 _REG_(CLOCKS_FC0_DELAY_OFFSET) // CLOCKS_FC0_DELAY105 _REG_(CLOCKS_FC0_SRC_OFFSET) // CLOCKS_FC0_SRC136 _REG_(CLOCKS_WAKE_EN0_OFFSET) // CLOCKS_WAKE_EN0172 _REG_(CLOCKS_WAKE_EN1_OFFSET) // CLOCKS_WAKE_EN1191 _REG_(CLOCKS_SLEEP_EN0_OFFSET) // CLOCKS_SLEEP_EN0246 _REG_(CLOCKS_ENABLED0_OFFSET) // CLOCKS_ENABLED0282 _REG_(CLOCKS_ENABLED1_OFFSET) // CLOCKS_ENABLED1301 _REG_(CLOCKS_INTR_OFFSET) // CLOCKS_INTR306 _REG_(CLOCKS_INTE_OFFSET) // CLOCKS_INTE311 _REG_(CLOCKS_INTF_OFFSET) // CLOCKS_INTF[all …]
125 _REG_(USB_ADDR_ENDP_OFFSET) // USB_ADDR_ENDP141 _REG_(USB_MAIN_CTRL_OFFSET) // USB_MAIN_CTRL148 _REG_(USB_SOF_WR_OFFSET) // USB_SOF_WR153 _REG_(USB_SOF_RD_OFFSET) // USB_SOF_RD158 _REG_(USB_SIE_CTRL_OFFSET) // USB_SIE_CTRL285 _REG_(USB_EP_ABORT_OFFSET) // USB_EP_ABORT413 _REG_(USB_USB_PWR_OFFSET) // USB_USB_PWR474 _REG_(USB_INTR_OFFSET) // USB_INTR498 _REG_(USB_INTE_OFFSET) // USB_INTE522 _REG_(USB_INTF_OFFSET) // USB_INTF[all …]
24 _REG_(TIMER_TIMEHW_OFFSET) // TIMER_TIMEHW28 _REG_(TIMER_TIMELW_OFFSET) // TIMER_TIMELW32 _REG_(TIMER_TIMEHR_OFFSET) // TIMER_TIMEHR36 _REG_(TIMER_TIMELR_OFFSET) // TIMER_TIMELR40 _REG_(TIMER_ALARM0_OFFSET) // TIMER_ALARM046 _REG_(TIMER_ARMED_OFFSET) // TIMER_ARMED65 _REG_(TIMER_PAUSE_OFFSET) // TIMER_PAUSE70 _REG_(TIMER_INTR_OFFSET) // TIMER_INTR78 _REG_(TIMER_INTE_OFFSET) // TIMER_INTE86 _REG_(TIMER_INTF_OFFSET) // TIMER_INTF[all …]
24 _REG_(UART_UARTDR_OFFSET) // UART_UARTDR33 _REG_(UART_UARTRSR_OFFSET) // UART_UARTRSR43 _REG_(UART_UARTFR_OFFSET) // UART_UARTFR58 _REG_(UART_UARTILPR_OFFSET) // UART_UARTILPR63 _REG_(UART_UARTIBRD_OFFSET) // UART_UARTIBRD68 _REG_(UART_UARTFBRD_OFFSET) // UART_UARTFBRD84 _REG_(UART_UARTCR_OFFSET) // UART_UARTCR100 _REG_(UART_UARTIFLS_OFFSET) // UART_UARTIFLS121 _REG_(UART_UARTRIS_OFFSET) // UART_UARTRIS136 _REG_(UART_UARTMIS_OFFSET) // UART_UARTMIS[all …]
24 _REG_(RTC_CLKDIV_M1_OFFSET) // RTC_CLKDIV_M129 _REG_(RTC_SETUP_0_OFFSET) // RTC_SETUP_036 _REG_(RTC_SETUP_1_OFFSET) // RTC_SETUP_144 _REG_(RTC_CTRL_OFFSET) // RTC_CTRL52 _REG_(RTC_IRQ_SETUP_0_OFFSET) // RTC_IRQ_SETUP_076 _REG_(RTC_RTC_1_OFFSET) // RTC_RTC_183 _REG_(RTC_RTC_0_OFFSET) // RTC_RTC_091 _REG_(RTC_INTR_OFFSET) // RTC_INTR96 _REG_(RTC_INTE_OFFSET) // RTC_INTE101 _REG_(RTC_INTF_OFFSET) // RTC_INTF[all …]
24 _REG_(SPI_SSPCR0_OFFSET) // SPI_SSPCR033 _REG_(SPI_SSPCR1_OFFSET) // SPI_SSPCR141 _REG_(SPI_SSPDR_OFFSET) // SPI_SSPDR46 _REG_(SPI_SSPSR_OFFSET) // SPI_SSPSR55 _REG_(SPI_SSPCPSR_OFFSET) // SPI_SSPCPSR60 _REG_(SPI_SSPIMSC_OFFSET) // SPI_SSPIMSC68 _REG_(SPI_SSPRIS_OFFSET) // SPI_SSPRIS76 _REG_(SPI_SSPMIS_OFFSET) // SPI_SSPMIS84 _REG_(SPI_SSPICR_OFFSET) // SPI_SSPICR90 _REG_(SPI_SSPDMACR_OFFSET) // SPI_SSPDMACR
24 _REG_(PWM_CH0_CSR_OFFSET) // PWM_CH0_CSR35 _REG_(PWM_CH0_DIV_OFFSET) // PWM_CH0_DIV41 _REG_(PWM_CH0_CTR_OFFSET) // PWM_CH0_CTR46 _REG_(PWM_CH0_CC_OFFSET) // PWM_CH0_CC52 _REG_(PWM_CH0_TOP_OFFSET) // PWM_CH0_TOP61 _REG_(PWM_EN_OFFSET) // PWM_EN73 _REG_(PWM_INTR_OFFSET) // PWM_INTR85 _REG_(PWM_INTE_OFFSET) // PWM_INTE97 _REG_(PWM_INTF_OFFSET) // PWM_INTF109 _REG_(PWM_INTS_OFFSET) // PWM_INTS
24 _REG_(ADC_CS_OFFSET) // ADC_CS37 _REG_(ADC_RESULT_OFFSET) // ADC_RESULT42 _REG_(ADC_FCS_OFFSET) // ADC_FCS56 _REG_(ADC_FIFO_OFFSET) // ADC_FIFO62 _REG_(ADC_DIV_OFFSET) // ADC_DIV68 _REG_(ADC_INTR_OFFSET) // ADC_INTR73 _REG_(ADC_INTE_OFFSET) // ADC_INTE78 _REG_(ADC_INTF_OFFSET) // ADC_INTF83 _REG_(ADC_INTS_OFFSET) // ADC_INTS
24 _REG_(ROSC_CTRL_OFFSET) // ROSC_CTRL30 _REG_(ROSC_FREQA_OFFSET) // ROSC_FREQA39 _REG_(ROSC_FREQB_OFFSET) // ROSC_FREQB48 _REG_(ROSC_DORMANT_OFFSET) // ROSC_DORMANT52 _REG_(ROSC_DIV_OFFSET) // ROSC_DIV57 _REG_(ROSC_PHASE_OFFSET) // ROSC_PHASE65 _REG_(ROSC_STATUS_OFFSET) // ROSC_STATUS73 _REG_(ROSC_RANDOMBIT_OFFSET) // ROSC_RANDOMBIT78 _REG_(ROSC_COUNT_OFFSET) // ROSC_COUNT
24 _REG_(XIP_CTRL_OFFSET) // XIP_CTRL31 _REG_(XIP_FLUSH_OFFSET) // XIP_FLUSH36 _REG_(XIP_STAT_OFFSET) // XIP_STAT43 _REG_(XIP_CTR_HIT_OFFSET) // XIP_CTR_HIT47 _REG_(XIP_CTR_ACC_OFFSET) // XIP_CTR_ACC51 _REG_(XIP_STREAM_ADDR_OFFSET) // XIP_STREAM_ADDR56 _REG_(XIP_STREAM_CTR_OFFSET) // XIP_STREAM_CTR61 _REG_(XIP_STREAM_FIFO_OFFSET) // XIP_STREAM_FIFO
24 _REG_(SYSCFG_PROC0_NMI_MASK_OFFSET) // SYSCFG_PROC0_NMI_MASK28 _REG_(SYSCFG_PROC1_NMI_MASK_OFFSET) // SYSCFG_PROC1_NMI_MASK32 _REG_(SYSCFG_PROC_CONFIG_OFFSET) // SYSCFG_PROC_CONFIG40 _REG_(SYSCFG_PROC_IN_SYNC_BYPASS_OFFSET) // SYSCFG_PROC_IN_SYNC_BYPASS45 _REG_(SYSCFG_PROC_IN_SYNC_BYPASS_HI_OFFSET) // SYSCFG_PROC_IN_SYNC_BYPASS_HI50 _REG_(SYSCFG_DBGFORCE_OFFSET) // SYSCFG_DBGFORCE62 _REG_(SYSCFG_MEMPOWERDOWN_OFFSET) // SYSCFG_MEMPOWERDOWN
24 _REG_(SIO_INTERP0_ACCUM0_OFFSET) // SIO_INTERP0_ACCUM030 _REG_(SIO_INTERP0_BASE0_OFFSET) // SIO_INTERP0_BASE036 _REG_(SIO_INTERP0_POP_LANE0_OFFSET) // SIO_INTERP0_POP_LANE042 _REG_(SIO_INTERP0_PEEK_LANE0_OFFSET) // SIO_INTERP0_PEEK_LANE048 _REG_(SIO_INTERP0_CTRL_LANE0_OFFSET) // SIO_INTERP0_CTRL_LANE066 _REG_(SIO_INTERP0_ACCUM0_ADD_OFFSET) // SIO_INTERP0_ACCUM0_ADD73 _REG_(SIO_INTERP0_BASE_1AND0_OFFSET) // SIO_INTERP0_BASE_1AND0
24 _REG_(IO_BANK0_GPIO0_STATUS_OFFSET) // IO_BANK0_GPIO0_STATUS36 _REG_(IO_BANK0_GPIO0_CTRL_OFFSET) // IO_BANK0_GPIO0_CTRL47 _REG_(IO_BANK0_PROC0_INTE0_OFFSET) // IO_BANK0_PROC0_INTE085 _REG_(IO_BANK0_PROC0_INTF0_OFFSET) // IO_BANK0_PROC0_INTF0123 _REG_(IO_BANK0_PROC0_INTS0_OFFSET) // IO_BANK0_PROC0_INTS0166 _REG_(IO_BANK0_INTR0_OFFSET) // IO_BANK0_INTR0
24 _REG_(IO_QSPI_GPIO_QSPI_SCLK_STATUS_OFFSET) // IO_QSPI_GPIO_QSPI_SCLK_STATUS36 _REG_(IO_QSPI_GPIO_QSPI_SCLK_CTRL_OFFSET) // IO_QSPI_GPIO_QSPI_SCLK_CTRL47 _REG_(IO_QSPI_PROC0_INTE_OFFSET) // IO_QSPI_PROC0_INTE75 _REG_(IO_QSPI_PROC0_INTF_OFFSET) // IO_QSPI_PROC0_INTF103 _REG_(IO_QSPI_PROC0_INTS_OFFSET) // IO_QSPI_PROC0_INTS135 _REG_(IO_QSPI_INTR_OFFSET) // IO_QSPI_INTR
24 _REG_(WATCHDOG_CTRL_OFFSET) // WATCHDOG_CTRL34 _REG_(WATCHDOG_LOAD_OFFSET) // WATCHDOG_LOAD39 _REG_(WATCHDOG_REASON_OFFSET) // WATCHDOG_REASON45 _REG_(WATCHDOG_SCRATCH0_OFFSET) // WATCHDOG_SCRATCH051 _REG_(WATCHDOG_TICK_OFFSET) // WATCHDOG_TICK
24 _REG_(M0PLUS_MPU_TYPE_OFFSET) // M0PLUS_MPU_TYPE31 _REG_(M0PLUS_MPU_CTRL_OFFSET) // M0PLUS_MPU_CTRL38 _REG_(M0PLUS_MPU_RNR_OFFSET) // M0PLUS_MPU_RNR43 _REG_(M0PLUS_MPU_RBAR_OFFSET) // M0PLUS_MPU_RBAR50 _REG_(M0PLUS_MPU_RASR_OFFSET) // M0PLUS_MPU_RASR
24 _REG_(M0PLUS_CPUID_OFFSET) // M0PLUS_CPUID33 _REG_(M0PLUS_ICSR_OFFSET) // M0PLUS_ICSR46 _REG_(M0PLUS_VTOR_OFFSET) // M0PLUS_VTOR51 _REG_(M0PLUS_AIRCR_OFFSET) // M0PLUS_AIRCR59 _REG_(M0PLUS_SCR_OFFSET) // M0PLUS_SCR
25 _REG_(XOSC_CTRL_OFFSET) // XOSC_CTRL31 _REG_(XOSC_STATUS_OFFSET) // XOSC_STATUS39 _REG_(XOSC_DORMANT_OFFSET) // XOSC_DORMANT43 _REG_(XOSC_STARTUP_OFFSET) // XOSC_STARTUP51 _REG_(XOSC_COUNT_OFFSET) // XOSC_COUNT
24 _REG_(M0PLUS_NVIC_ISER_OFFSET) // M0PLUS_NVIC_ISER31 _REG_(M0PLUS_NVIC_ICER_OFFSET) // M0PLUS_NVIC_ICER38 _REG_(M0PLUS_NVIC_ISPR_OFFSET) // M0PLUS_NVIC_ISPR45 _REG_(M0PLUS_NVIC_ICPR_OFFSET) // M0PLUS_NVIC_ICPR52 _REG_(M0PLUS_NVIC_IPR0_OFFSET) // M0PLUS_NVIC_IPR0
24 _REG_(PSM_FRCE_ON_OFFSET) // PSM_FRCE_ON45 _REG_(PSM_FRCE_OFF_OFFSET) // PSM_FRCE_OFF66 _REG_(PSM_WDSEL_OFFSET) // PSM_WDSEL87 _REG_(PSM_DONE_OFFSET) // PSM_DONE
Completed in 22 milliseconds