Lines Matching refs:SHIFT_U32
54 #define SSPCR0_SCR SHIFT_U32(0xFF, 8)
55 #define SSPCR0_SPH SHIFT_U32(1, 7)
56 #define SSPCR0_SPH1 SHIFT_U32(1, 7)
57 #define SSPCR0_SPH0 SHIFT_U32(0, 7)
58 #define SSPCR0_SPO SHIFT_U32(1, 6)
59 #define SSPCR0_SPO1 SHIFT_U32(1, 6)
60 #define SSPCR0_SPO0 SHIFT_U32(0, 6)
61 #define SSPCR0_FRF SHIFT_U32(3, 4)
62 #define SSPCR0_FRF_SPI SHIFT_U32(0, 4)
63 #define SSPCR0_DSS SHIFT_U32(0xFF, 0)
64 #define SSPCR0_DSS_16BIT SHIFT_U32(0xF, 0)
65 #define SSPCR0_DSS_8BIT SHIFT_U32(7, 0)
67 #define SSPCR1_SOD SHIFT_U32(1, 3)
68 #define SSPCR1_SOD_ENABLE SHIFT_U32(1, 3)
69 #define SSPCR1_SOD_DISABLE SHIFT_U32(0, 3)
70 #define SSPCR1_MS SHIFT_U32(1, 2)
71 #define SSPCR1_MS_SLAVE SHIFT_U32(1, 2)
72 #define SSPCR1_MS_MASTER SHIFT_U32(0, 2)
73 #define SSPCR1_SSE SHIFT_U32(1, 1)
74 #define SSPCR1_SSE_ENABLE SHIFT_U32(1, 1)
75 #define SSPCR1_SSE_DISABLE SHIFT_U32(0, 1)
76 #define SSPCR1_LBM SHIFT_U32(1, 0)
77 #define SSPCR1_LBM_YES SHIFT_U32(1, 0)
78 #define SSPCR1_LBM_NO SHIFT_U32(0, 0)
80 #define SSPDR_DATA SHIFT_U32(0xFFFF, 0)
82 #define SSPSR_BSY SHIFT_U32(1, 4)
83 #define SSPSR_RNF SHIFT_U32(1, 3)
84 #define SSPSR_RNE SHIFT_U32(1, 2)
85 #define SSPSR_TNF SHIFT_U32(1, 1)
86 #define SSPSR_TFE SHIFT_U32(1, 0)
88 #define SSPCPSR_CPSDVR SHIFT_U32(0xFF, 0)
90 #define SSPIMSC_TXIM SHIFT_U32(1, 3)
91 #define SSPIMSC_RXIM SHIFT_U32(1, 2)
92 #define SSPIMSC_RTIM SHIFT_U32(1, 1)
93 #define SSPIMSC_RORIM SHIFT_U32(1, 0)
95 #define SSPRIS_TXRIS SHIFT_U32(1, 3)
96 #define SSPRIS_RXRIS SHIFT_U32(1, 2)
97 #define SSPRIS_RTRIS SHIFT_U32(1, 1)
98 #define SSPRIS_RORRIS SHIFT_U32(1, 0)
100 #define SSPMIS_TXMIS SHIFT_U32(1, 3)
101 #define SSPMIS_RXMIS SHIFT_U32(1, 2)
102 #define SSPMIS_RTMIS SHIFT_U32(1, 1)
103 #define SSPMIS_RORMIS SHIFT_U32(1, 0)
105 #define SSPICR_RTIC SHIFT_U32(1, 1)
106 #define SSPICR_RORIC SHIFT_U32(1, 0)
108 #define SSPDMACR_TXDMAE SHIFT_U32(1, 1)
109 #define SSPDMACR_RXDMAE SHIFT_U32(1, 0)
111 #define SSPPeriphID0_PartNumber0 SHIFT_U32(0xFF, 0) /* 0x22 */
112 #define SSPPeriphID1_Designer0 SHIFT_U32(0xF, 4) /* 0x1 */
113 #define SSPPeriphID1_PartNumber1 SHIFT_U32(0xF, 0) /* 0x0 */
114 #define SSPPeriphID2_Revision SHIFT_U32(0xF, 4)
115 #define SSPPeriphID2_Designer1 SHIFT_U32(0xF, 0) /* 0x4 */
116 #define SSPPeriphID3_Configuration SHIFT_U32(0xFF, 0) /* 0x00 */
118 #define SSPPCellID_0 SHIFT_U32(0xFF, 0) /* 0x0D */
119 #define SSPPCellID_1 SHIFT_U32(0xFF, 0) /* 0xF0 */
120 #define SSPPPCellID_2 SHIFT_U32(0xFF, 0) /* 0x05 */
121 #define SSPPPCellID_3 SHIFT_U32(0xFF, 0) /* 0xB1 */
454 io_mask16(pd->base + SSPCR0, SHIFT_U32(scr, 8) | mode | SSPCR0_FRF_SPI | in pl022_configure()