Lines Matching refs:clkr
402 .clkr = {
434 .clkr.hw.init = &(struct clk_init_data){
447 .clkr = {
466 .clkr.hw.init = &(struct clk_init_data){
480 .clkr = {
499 .clkr.hw.init = &(struct clk_init_data){
514 .clkr = {
533 .clkr.hw.init = &(struct clk_init_data){
562 .clkr = {
580 .clkr.hw.init = &(struct clk_init_data){
594 .clkr = {
612 .clkr.hw.init = &(struct clk_init_data){
635 .clkr.hw.init = &(struct clk_init_data){
660 .clkr = {
686 .clkr.hw.init = &(struct clk_init_data){
712 .clkr.hw.init = &(struct clk_init_data){
725 .clkr.hw.init = &(struct clk_init_data){
739 .clkr.hw.init = &(struct clk_init_data){
752 .clkr.hw.init = &(struct clk_init_data){
766 .clkr.hw.init = &(struct clk_init_data){
779 .clkr.hw.init = &(struct clk_init_data){
793 .clkr.hw.init = &(struct clk_init_data){
806 .clkr.hw.init = &(struct clk_init_data){
820 .clkr.hw.init = &(struct clk_init_data){
833 .clkr.hw.init = &(struct clk_init_data){
847 .clkr.hw.init = &(struct clk_init_data){
881 .clkr.hw.init = &(struct clk_init_data){
895 .clkr.hw.init = &(struct clk_init_data){
909 .clkr.hw.init = &(struct clk_init_data){
923 .clkr.hw.init = &(struct clk_init_data){
937 .clkr.hw.init = &(struct clk_init_data){
951 .clkr.hw.init = &(struct clk_init_data){
970 .clkr.hw.init = &(struct clk_init_data){
988 .clkr.hw.init = &(struct clk_init_data){
1001 .clkr = {
1017 .clkr.hw.init = &(struct clk_init_data){
1031 .clkr.hw.init = &(struct clk_init_data){
1044 .clkr = {
1073 .clkr.hw.init = &(struct clk_init_data){
1093 .clkr.hw.init = &(struct clk_init_data){
1107 .clkr.hw.init = &(struct clk_init_data){
1128 .clkr.hw.init = &(struct clk_init_data){
1147 .clkr.hw.init = &(struct clk_init_data){
1168 .clkr.hw.init = &(struct clk_init_data){
1181 .clkr = {
1198 .clkr.hw.init = &(struct clk_init_data){
1212 .clkr.hw.init = &(struct clk_init_data){
1226 .clkr.hw.init = &(struct clk_init_data){
1239 .clkr = {
1252 .clkr = {
1297 .clkr.hw.init = &(struct clk_init_data){
1331 .clkr.hw.init = &(struct clk_init_data){
1350 .clkr.hw.init = &(struct clk_init_data){
1384 .clkr.hw.init = &(struct clk_init_data){
1406 .clkr.hw.init = &(struct clk_init_data){
1419 .clkr = {
1437 .clkr.hw.init = &(struct clk_init_data){
1450 .clkr = {
1474 .clkr.hw.init = &(struct clk_init_data){
1493 .clkr.hw.init = &(struct clk_init_data){
1512 .clkr.hw.init = &(struct clk_init_data){
1546 .clkr.hw.init = &(struct clk_init_data){
1558 .clkr = {
1583 .clkr.hw.init = &(struct clk_init_data){
1595 .clkr = {
1613 .clkr.hw.init = &(struct clk_init_data){
1625 .clkr = {
1643 .clkr.hw.init = &(struct clk_init_data){
1655 .clkr = {
1673 .clkr.hw.init = &(struct clk_init_data){
1685 .clkr = {
1703 .clkr.hw.init = &(struct clk_init_data){
1715 .clkr = {
1733 .clkr.hw.init = &(struct clk_init_data){
1745 .clkr = {
1763 .clkr.hw.init = &(struct clk_init_data){
1775 .clkr = {
1803 .clkr.hw.init = &(struct clk_init_data){
1815 .clkr = {
1843 .clkr.hw.init = &(struct clk_init_data){
1855 .clkr = {
1883 .clkr.hw.init = &(struct clk_init_data){
1895 .clkr = {
1923 .clkr.hw.init = &(struct clk_init_data){
1935 .clkr = {
1961 .clkr.hw.init = &(struct clk_init_data){
1980 .clkr.hw.init = &(struct clk_init_data){
1994 .clkr.hw.init = &(struct clk_init_data){
2008 .clkr.hw.init = &(struct clk_init_data){
2018 .clkr = {
2035 .clkr = {
2052 .clkr = {
2069 .clkr = {
2086 .clkr = {
2103 .clkr = {
2120 .clkr = {
2137 .clkr = {
2154 .clkr = {
2171 .clkr = {
2188 .clkr = {
2205 .clkr = {
2222 .clkr = {
2239 .clkr = {
2256 .clkr = {
2273 .clkr = {
2290 .clkr = {
2307 .clkr = {
2324 .clkr = {
2342 .clkr = {
2359 .clkr = {
2376 .clkr = {
2393 .clkr = {
2410 .clkr = {
2427 .clkr = {
2444 .clkr = {
2462 .clkr = {
2479 .clkr = {
2496 .clkr = {
2513 .clkr = {
2530 .clkr = {
2547 .clkr = {
2565 .clkr = {
2582 .clkr = {
2599 .clkr = {
2616 .clkr = {
2633 .clkr = {
2650 .clkr = {
2667 .clkr = {
2685 .clkr = {
2702 .clkr = {
2719 .clkr = {
2736 .clkr = {
2753 .clkr = {
2770 .clkr = {
2787 .clkr = {
2805 .clkr = {
2822 .clkr = {
2839 .clkr = {
2856 .clkr = {
2873 .clkr = {
2890 .clkr = {
2907 .clkr = {
2924 .clkr = {
2941 .clkr = {
2958 .clkr = {
2975 .clkr = {
2992 .clkr = {
3009 .clkr = {
3026 .clkr = {
3043 .clkr = {
3060 .clkr = {
3077 .clkr = {
3094 .clkr = {
3111 .clkr = {
3128 .clkr = {
3145 .clkr = {
3162 .clkr = {
3179 .clkr = {
3196 .clkr = {
3213 .clkr = {
3230 .clkr = {
3247 .clkr = {
3264 .clkr = {
3281 .clkr = {
3298 .clkr = {
3315 .clkr = {
3332 .clkr = {
3349 .clkr = {
3366 .clkr = {
3383 .clkr = {
3400 .clkr = {
3417 .clkr = {
3434 .clkr = {
3451 .clkr = {
3468 .clkr = {
3485 .clkr = {
3502 .clkr = {
3519 .clkr = {
3536 .clkr = {
3553 .clkr = {
3570 .clkr = {
3587 .clkr = {
3604 .clkr = {
3621 .clkr = {
3638 .clkr = {
3655 .clkr = {
3672 .clkr = {
3689 .clkr = {
3706 .clkr = {
3723 .clkr = {
3740 .clkr = {
3757 .clkr = {
3774 .clkr = {
3791 .clkr = {
3808 .clkr = {
3825 .clkr = {
3842 .clkr = {
3859 .clkr = {
3876 .clkr = {
3893 .clkr = {
3910 .clkr = {
3927 .clkr = {
3944 .clkr = {
3961 .clkr = {
3978 .clkr = {
3995 .clkr = {
4012 .clkr = {
4029 .clkr = {
4046 .clkr = {
4063 .clkr = {
4080 .clkr = {
4097 .clkr = {
4114 .clkr = {
4131 .clkr = {
4148 .clkr = {
4165 .clkr = {
4182 .clkr = {
4199 .clkr = {
4217 .clkr = {
4235 .clkr = {
4253 .clkr = {
4270 .clkr = {
4287 .clkr = {
4304 .clkr = {
4330 .clkr.hw.init = &(struct clk_init_data){
4333 &gpll0.clkr.hw },
4342 .clkr = {
4348 &pcie0_rchng_clk_src.clkr.hw,
4360 .clkr = {
4366 &pcie0_axi_clk_src.clkr.hw,
4386 [GPLL0_MAIN] = &gpll0_main.clkr,
4387 [GPLL0] = &gpll0.clkr,
4388 [GPLL2_MAIN] = &gpll2_main.clkr,
4389 [GPLL2] = &gpll2.clkr,
4390 [GPLL4_MAIN] = &gpll4_main.clkr,
4391 [GPLL4] = &gpll4.clkr,
4392 [GPLL6_MAIN] = &gpll6_main.clkr,
4393 [GPLL6] = &gpll6.clkr,
4394 [UBI32_PLL_MAIN] = &ubi32_pll_main.clkr,
4395 [UBI32_PLL] = &ubi32_pll.clkr,
4396 [NSS_CRYPTO_PLL_MAIN] = &nss_crypto_pll_main.clkr,
4397 [NSS_CRYPTO_PLL] = &nss_crypto_pll.clkr,
4398 [PCNOC_BFDCD_CLK_SRC] = &pcnoc_bfdcd_clk_src.clkr,
4399 [GCC_SLEEP_CLK_SRC] = &gcc_sleep_clk_src.clkr,
4400 [BLSP1_QUP1_I2C_APPS_CLK_SRC] = &blsp1_qup1_i2c_apps_clk_src.clkr,
4401 [BLSP1_QUP1_SPI_APPS_CLK_SRC] = &blsp1_qup1_spi_apps_clk_src.clkr,
4402 [BLSP1_QUP2_I2C_APPS_CLK_SRC] = &blsp1_qup2_i2c_apps_clk_src.clkr,
4403 [BLSP1_QUP2_SPI_APPS_CLK_SRC] = &blsp1_qup2_spi_apps_clk_src.clkr,
4404 [BLSP1_QUP3_I2C_APPS_CLK_SRC] = &blsp1_qup3_i2c_apps_clk_src.clkr,
4405 [BLSP1_QUP3_SPI_APPS_CLK_SRC] = &blsp1_qup3_spi_apps_clk_src.clkr,
4406 [BLSP1_QUP4_I2C_APPS_CLK_SRC] = &blsp1_qup4_i2c_apps_clk_src.clkr,
4407 [BLSP1_QUP4_SPI_APPS_CLK_SRC] = &blsp1_qup4_spi_apps_clk_src.clkr,
4408 [BLSP1_QUP5_I2C_APPS_CLK_SRC] = &blsp1_qup5_i2c_apps_clk_src.clkr,
4409 [BLSP1_QUP5_SPI_APPS_CLK_SRC] = &blsp1_qup5_spi_apps_clk_src.clkr,
4410 [BLSP1_QUP6_I2C_APPS_CLK_SRC] = &blsp1_qup6_i2c_apps_clk_src.clkr,
4411 [BLSP1_QUP6_SPI_APPS_CLK_SRC] = &blsp1_qup6_spi_apps_clk_src.clkr,
4412 [BLSP1_UART1_APPS_CLK_SRC] = &blsp1_uart1_apps_clk_src.clkr,
4413 [BLSP1_UART2_APPS_CLK_SRC] = &blsp1_uart2_apps_clk_src.clkr,
4414 [BLSP1_UART3_APPS_CLK_SRC] = &blsp1_uart3_apps_clk_src.clkr,
4415 [BLSP1_UART4_APPS_CLK_SRC] = &blsp1_uart4_apps_clk_src.clkr,
4416 [BLSP1_UART5_APPS_CLK_SRC] = &blsp1_uart5_apps_clk_src.clkr,
4417 [BLSP1_UART6_APPS_CLK_SRC] = &blsp1_uart6_apps_clk_src.clkr,
4418 [PCIE0_AXI_CLK_SRC] = &pcie0_axi_clk_src.clkr,
4419 [PCIE0_AUX_CLK_SRC] = &pcie0_aux_clk_src.clkr,
4420 [PCIE0_PIPE_CLK_SRC] = &pcie0_pipe_clk_src.clkr,
4421 [PCIE1_AXI_CLK_SRC] = &pcie1_axi_clk_src.clkr,
4422 [PCIE1_AUX_CLK_SRC] = &pcie1_aux_clk_src.clkr,
4423 [PCIE1_PIPE_CLK_SRC] = &pcie1_pipe_clk_src.clkr,
4424 [SDCC1_APPS_CLK_SRC] = &sdcc1_apps_clk_src.clkr,
4425 [SDCC1_ICE_CORE_CLK_SRC] = &sdcc1_ice_core_clk_src.clkr,
4426 [SDCC2_APPS_CLK_SRC] = &sdcc2_apps_clk_src.clkr,
4427 [USB0_MASTER_CLK_SRC] = &usb0_master_clk_src.clkr,
4428 [USB0_AUX_CLK_SRC] = &usb0_aux_clk_src.clkr,
4429 [USB0_MOCK_UTMI_CLK_SRC] = &usb0_mock_utmi_clk_src.clkr,
4430 [USB0_PIPE_CLK_SRC] = &usb0_pipe_clk_src.clkr,
4431 [USB1_MASTER_CLK_SRC] = &usb1_master_clk_src.clkr,
4432 [USB1_AUX_CLK_SRC] = &usb1_aux_clk_src.clkr,
4433 [USB1_MOCK_UTMI_CLK_SRC] = &usb1_mock_utmi_clk_src.clkr,
4434 [USB1_PIPE_CLK_SRC] = &usb1_pipe_clk_src.clkr,
4435 [GCC_XO_CLK_SRC] = &gcc_xo_clk_src.clkr,
4436 [SYSTEM_NOC_BFDCD_CLK_SRC] = &system_noc_bfdcd_clk_src.clkr,
4437 [NSS_CE_CLK_SRC] = &nss_ce_clk_src.clkr,
4438 [NSS_NOC_BFDCD_CLK_SRC] = &nss_noc_bfdcd_clk_src.clkr,
4439 [NSS_CRYPTO_CLK_SRC] = &nss_crypto_clk_src.clkr,
4440 [NSS_UBI0_CLK_SRC] = &nss_ubi0_clk_src.clkr,
4441 [NSS_UBI0_DIV_CLK_SRC] = &nss_ubi0_div_clk_src.clkr,
4442 [NSS_UBI1_CLK_SRC] = &nss_ubi1_clk_src.clkr,
4443 [NSS_UBI1_DIV_CLK_SRC] = &nss_ubi1_div_clk_src.clkr,
4444 [UBI_MPT_CLK_SRC] = &ubi_mpt_clk_src.clkr,
4445 [NSS_IMEM_CLK_SRC] = &nss_imem_clk_src.clkr,
4446 [NSS_PPE_CLK_SRC] = &nss_ppe_clk_src.clkr,
4447 [NSS_PORT1_RX_CLK_SRC] = &nss_port1_rx_clk_src.clkr,
4448 [NSS_PORT1_RX_DIV_CLK_SRC] = &nss_port1_rx_div_clk_src.clkr,
4449 [NSS_PORT1_TX_CLK_SRC] = &nss_port1_tx_clk_src.clkr,
4450 [NSS_PORT1_TX_DIV_CLK_SRC] = &nss_port1_tx_div_clk_src.clkr,
4451 [NSS_PORT2_RX_CLK_SRC] = &nss_port2_rx_clk_src.clkr,
4452 [NSS_PORT2_RX_DIV_CLK_SRC] = &nss_port2_rx_div_clk_src.clkr,
4453 [NSS_PORT2_TX_CLK_SRC] = &nss_port2_tx_clk_src.clkr,
4454 [NSS_PORT2_TX_DIV_CLK_SRC] = &nss_port2_tx_div_clk_src.clkr,
4455 [NSS_PORT3_RX_CLK_SRC] = &nss_port3_rx_clk_src.clkr,
4456 [NSS_PORT3_RX_DIV_CLK_SRC] = &nss_port3_rx_div_clk_src.clkr,
4457 [NSS_PORT3_TX_CLK_SRC] = &nss_port3_tx_clk_src.clkr,
4458 [NSS_PORT3_TX_DIV_CLK_SRC] = &nss_port3_tx_div_clk_src.clkr,
4459 [NSS_PORT4_RX_CLK_SRC] = &nss_port4_rx_clk_src.clkr,
4460 [NSS_PORT4_RX_DIV_CLK_SRC] = &nss_port4_rx_div_clk_src.clkr,
4461 [NSS_PORT4_TX_CLK_SRC] = &nss_port4_tx_clk_src.clkr,
4462 [NSS_PORT4_TX_DIV_CLK_SRC] = &nss_port4_tx_div_clk_src.clkr,
4463 [NSS_PORT5_RX_CLK_SRC] = &nss_port5_rx_clk_src.clkr,
4464 [NSS_PORT5_RX_DIV_CLK_SRC] = &nss_port5_rx_div_clk_src.clkr,
4465 [NSS_PORT5_TX_CLK_SRC] = &nss_port5_tx_clk_src.clkr,
4466 [NSS_PORT5_TX_DIV_CLK_SRC] = &nss_port5_tx_div_clk_src.clkr,
4467 [NSS_PORT6_RX_CLK_SRC] = &nss_port6_rx_clk_src.clkr,
4468 [NSS_PORT6_RX_DIV_CLK_SRC] = &nss_port6_rx_div_clk_src.clkr,
4469 [NSS_PORT6_TX_CLK_SRC] = &nss_port6_tx_clk_src.clkr,
4470 [NSS_PORT6_TX_DIV_CLK_SRC] = &nss_port6_tx_div_clk_src.clkr,
4471 [CRYPTO_CLK_SRC] = &crypto_clk_src.clkr,
4472 [GP1_CLK_SRC] = &gp1_clk_src.clkr,
4473 [GP2_CLK_SRC] = &gp2_clk_src.clkr,
4474 [GP3_CLK_SRC] = &gp3_clk_src.clkr,
4475 [GCC_BLSP1_AHB_CLK] = &gcc_blsp1_ahb_clk.clkr,
4476 [GCC_BLSP1_QUP1_I2C_APPS_CLK] = &gcc_blsp1_qup1_i2c_apps_clk.clkr,
4477 [GCC_BLSP1_QUP1_SPI_APPS_CLK] = &gcc_blsp1_qup1_spi_apps_clk.clkr,
4478 [GCC_BLSP1_QUP2_I2C_APPS_CLK] = &gcc_blsp1_qup2_i2c_apps_clk.clkr,
4479 [GCC_BLSP1_QUP2_SPI_APPS_CLK] = &gcc_blsp1_qup2_spi_apps_clk.clkr,
4480 [GCC_BLSP1_QUP3_I2C_APPS_CLK] = &gcc_blsp1_qup3_i2c_apps_clk.clkr,
4481 [GCC_BLSP1_QUP3_SPI_APPS_CLK] = &gcc_blsp1_qup3_spi_apps_clk.clkr,
4482 [GCC_BLSP1_QUP4_I2C_APPS_CLK] = &gcc_blsp1_qup4_i2c_apps_clk.clkr,
4483 [GCC_BLSP1_QUP4_SPI_APPS_CLK] = &gcc_blsp1_qup4_spi_apps_clk.clkr,
4484 [GCC_BLSP1_QUP5_I2C_APPS_CLK] = &gcc_blsp1_qup5_i2c_apps_clk.clkr,
4485 [GCC_BLSP1_QUP5_SPI_APPS_CLK] = &gcc_blsp1_qup5_spi_apps_clk.clkr,
4486 [GCC_BLSP1_QUP6_I2C_APPS_CLK] = &gcc_blsp1_qup6_i2c_apps_clk.clkr,
4487 [GCC_BLSP1_QUP6_SPI_APPS_CLK] = &gcc_blsp1_qup6_spi_apps_clk.clkr,
4488 [GCC_BLSP1_UART1_APPS_CLK] = &gcc_blsp1_uart1_apps_clk.clkr,
4489 [GCC_BLSP1_UART2_APPS_CLK] = &gcc_blsp1_uart2_apps_clk.clkr,
4490 [GCC_BLSP1_UART3_APPS_CLK] = &gcc_blsp1_uart3_apps_clk.clkr,
4491 [GCC_BLSP1_UART4_APPS_CLK] = &gcc_blsp1_uart4_apps_clk.clkr,
4492 [GCC_BLSP1_UART5_APPS_CLK] = &gcc_blsp1_uart5_apps_clk.clkr,
4493 [GCC_BLSP1_UART6_APPS_CLK] = &gcc_blsp1_uart6_apps_clk.clkr,
4494 [GCC_PRNG_AHB_CLK] = &gcc_prng_ahb_clk.clkr,
4495 [GCC_QPIC_AHB_CLK] = &gcc_qpic_ahb_clk.clkr,
4496 [GCC_QPIC_CLK] = &gcc_qpic_clk.clkr,
4497 [GCC_PCIE0_AHB_CLK] = &gcc_pcie0_ahb_clk.clkr,
4498 [GCC_PCIE0_AUX_CLK] = &gcc_pcie0_aux_clk.clkr,
4499 [GCC_PCIE0_AXI_M_CLK] = &gcc_pcie0_axi_m_clk.clkr,
4500 [GCC_PCIE0_AXI_S_CLK] = &gcc_pcie0_axi_s_clk.clkr,
4501 [GCC_PCIE0_PIPE_CLK] = &gcc_pcie0_pipe_clk.clkr,
4502 [GCC_SYS_NOC_PCIE0_AXI_CLK] = &gcc_sys_noc_pcie0_axi_clk.clkr,
4503 [GCC_PCIE1_AHB_CLK] = &gcc_pcie1_ahb_clk.clkr,
4504 [GCC_PCIE1_AUX_CLK] = &gcc_pcie1_aux_clk.clkr,
4505 [GCC_PCIE1_AXI_M_CLK] = &gcc_pcie1_axi_m_clk.clkr,
4506 [GCC_PCIE1_AXI_S_CLK] = &gcc_pcie1_axi_s_clk.clkr,
4507 [GCC_PCIE1_PIPE_CLK] = &gcc_pcie1_pipe_clk.clkr,
4508 [GCC_SYS_NOC_PCIE1_AXI_CLK] = &gcc_sys_noc_pcie1_axi_clk.clkr,
4509 [GCC_USB0_AUX_CLK] = &gcc_usb0_aux_clk.clkr,
4510 [GCC_SYS_NOC_USB0_AXI_CLK] = &gcc_sys_noc_usb0_axi_clk.clkr,
4511 [GCC_USB0_MASTER_CLK] = &gcc_usb0_master_clk.clkr,
4512 [GCC_USB0_MOCK_UTMI_CLK] = &gcc_usb0_mock_utmi_clk.clkr,
4513 [GCC_USB0_PHY_CFG_AHB_CLK] = &gcc_usb0_phy_cfg_ahb_clk.clkr,
4514 [GCC_USB0_PIPE_CLK] = &gcc_usb0_pipe_clk.clkr,
4515 [GCC_USB0_SLEEP_CLK] = &gcc_usb0_sleep_clk.clkr,
4516 [GCC_USB1_AUX_CLK] = &gcc_usb1_aux_clk.clkr,
4517 [GCC_SYS_NOC_USB1_AXI_CLK] = &gcc_sys_noc_usb1_axi_clk.clkr,
4518 [GCC_USB1_MASTER_CLK] = &gcc_usb1_master_clk.clkr,
4519 [GCC_USB1_MOCK_UTMI_CLK] = &gcc_usb1_mock_utmi_clk.clkr,
4520 [GCC_USB1_PHY_CFG_AHB_CLK] = &gcc_usb1_phy_cfg_ahb_clk.clkr,
4521 [GCC_USB1_PIPE_CLK] = &gcc_usb1_pipe_clk.clkr,
4522 [GCC_USB1_SLEEP_CLK] = &gcc_usb1_sleep_clk.clkr,
4523 [GCC_SDCC1_AHB_CLK] = &gcc_sdcc1_ahb_clk.clkr,
4524 [GCC_SDCC1_APPS_CLK] = &gcc_sdcc1_apps_clk.clkr,
4525 [GCC_SDCC1_ICE_CORE_CLK] = &gcc_sdcc1_ice_core_clk.clkr,
4526 [GCC_SDCC2_AHB_CLK] = &gcc_sdcc2_ahb_clk.clkr,
4527 [GCC_SDCC2_APPS_CLK] = &gcc_sdcc2_apps_clk.clkr,
4528 [GCC_MEM_NOC_NSS_AXI_CLK] = &gcc_mem_noc_nss_axi_clk.clkr,
4529 [GCC_NSS_CE_APB_CLK] = &gcc_nss_ce_apb_clk.clkr,
4530 [GCC_NSS_CE_AXI_CLK] = &gcc_nss_ce_axi_clk.clkr,
4531 [GCC_NSS_CFG_CLK] = &gcc_nss_cfg_clk.clkr,
4532 [GCC_NSS_CRYPTO_CLK] = &gcc_nss_crypto_clk.clkr,
4533 [GCC_NSS_CSR_CLK] = &gcc_nss_csr_clk.clkr,
4534 [GCC_NSS_EDMA_CFG_CLK] = &gcc_nss_edma_cfg_clk.clkr,
4535 [GCC_NSS_EDMA_CLK] = &gcc_nss_edma_clk.clkr,
4536 [GCC_NSS_IMEM_CLK] = &gcc_nss_imem_clk.clkr,
4537 [GCC_NSS_NOC_CLK] = &gcc_nss_noc_clk.clkr,
4538 [GCC_NSS_PPE_BTQ_CLK] = &gcc_nss_ppe_btq_clk.clkr,
4539 [GCC_NSS_PPE_CFG_CLK] = &gcc_nss_ppe_cfg_clk.clkr,
4540 [GCC_NSS_PPE_CLK] = &gcc_nss_ppe_clk.clkr,
4541 [GCC_NSS_PPE_IPE_CLK] = &gcc_nss_ppe_ipe_clk.clkr,
4542 [GCC_NSS_PTP_REF_CLK] = &gcc_nss_ptp_ref_clk.clkr,
4543 [GCC_NSSNOC_CE_APB_CLK] = &gcc_nssnoc_ce_apb_clk.clkr,
4544 [GCC_NSSNOC_CE_AXI_CLK] = &gcc_nssnoc_ce_axi_clk.clkr,
4545 [GCC_NSSNOC_CRYPTO_CLK] = &gcc_nssnoc_crypto_clk.clkr,
4546 [GCC_NSSNOC_PPE_CFG_CLK] = &gcc_nssnoc_ppe_cfg_clk.clkr,
4547 [GCC_NSSNOC_PPE_CLK] = &gcc_nssnoc_ppe_clk.clkr,
4548 [GCC_NSSNOC_QOSGEN_REF_CLK] = &gcc_nssnoc_qosgen_ref_clk.clkr,
4549 [GCC_NSSNOC_SNOC_CLK] = &gcc_nssnoc_snoc_clk.clkr,
4550 [GCC_NSSNOC_TIMEOUT_REF_CLK] = &gcc_nssnoc_timeout_ref_clk.clkr,
4551 [GCC_NSSNOC_UBI0_AHB_CLK] = &gcc_nssnoc_ubi0_ahb_clk.clkr,
4552 [GCC_NSSNOC_UBI1_AHB_CLK] = &gcc_nssnoc_ubi1_ahb_clk.clkr,
4553 [GCC_UBI0_AHB_CLK] = &gcc_ubi0_ahb_clk.clkr,
4554 [GCC_UBI0_AXI_CLK] = &gcc_ubi0_axi_clk.clkr,
4555 [GCC_UBI0_NC_AXI_CLK] = &gcc_ubi0_nc_axi_clk.clkr,
4556 [GCC_UBI0_CORE_CLK] = &gcc_ubi0_core_clk.clkr,
4557 [GCC_UBI0_MPT_CLK] = &gcc_ubi0_mpt_clk.clkr,
4558 [GCC_UBI1_AHB_CLK] = &gcc_ubi1_ahb_clk.clkr,
4559 [GCC_UBI1_AXI_CLK] = &gcc_ubi1_axi_clk.clkr,
4560 [GCC_UBI1_NC_AXI_CLK] = &gcc_ubi1_nc_axi_clk.clkr,
4561 [GCC_UBI1_CORE_CLK] = &gcc_ubi1_core_clk.clkr,
4562 [GCC_UBI1_MPT_CLK] = &gcc_ubi1_mpt_clk.clkr,
4563 [GCC_CMN_12GPLL_AHB_CLK] = &gcc_cmn_12gpll_ahb_clk.clkr,
4564 [GCC_CMN_12GPLL_SYS_CLK] = &gcc_cmn_12gpll_sys_clk.clkr,
4565 [GCC_MDIO_AHB_CLK] = &gcc_mdio_ahb_clk.clkr,
4566 [GCC_UNIPHY0_AHB_CLK] = &gcc_uniphy0_ahb_clk.clkr,
4567 [GCC_UNIPHY0_SYS_CLK] = &gcc_uniphy0_sys_clk.clkr,
4568 [GCC_UNIPHY1_AHB_CLK] = &gcc_uniphy1_ahb_clk.clkr,
4569 [GCC_UNIPHY1_SYS_CLK] = &gcc_uniphy1_sys_clk.clkr,
4570 [GCC_UNIPHY2_AHB_CLK] = &gcc_uniphy2_ahb_clk.clkr,
4571 [GCC_UNIPHY2_SYS_CLK] = &gcc_uniphy2_sys_clk.clkr,
4572 [GCC_NSS_PORT1_RX_CLK] = &gcc_nss_port1_rx_clk.clkr,
4573 [GCC_NSS_PORT1_TX_CLK] = &gcc_nss_port1_tx_clk.clkr,
4574 [GCC_NSS_PORT2_RX_CLK] = &gcc_nss_port2_rx_clk.clkr,
4575 [GCC_NSS_PORT2_TX_CLK] = &gcc_nss_port2_tx_clk.clkr,
4576 [GCC_NSS_PORT3_RX_CLK] = &gcc_nss_port3_rx_clk.clkr,
4577 [GCC_NSS_PORT3_TX_CLK] = &gcc_nss_port3_tx_clk.clkr,
4578 [GCC_NSS_PORT4_RX_CLK] = &gcc_nss_port4_rx_clk.clkr,
4579 [GCC_NSS_PORT4_TX_CLK] = &gcc_nss_port4_tx_clk.clkr,
4580 [GCC_NSS_PORT5_RX_CLK] = &gcc_nss_port5_rx_clk.clkr,
4581 [GCC_NSS_PORT5_TX_CLK] = &gcc_nss_port5_tx_clk.clkr,
4582 [GCC_NSS_PORT6_RX_CLK] = &gcc_nss_port6_rx_clk.clkr,
4583 [GCC_NSS_PORT6_TX_CLK] = &gcc_nss_port6_tx_clk.clkr,
4584 [GCC_PORT1_MAC_CLK] = &gcc_port1_mac_clk.clkr,
4585 [GCC_PORT2_MAC_CLK] = &gcc_port2_mac_clk.clkr,
4586 [GCC_PORT3_MAC_CLK] = &gcc_port3_mac_clk.clkr,
4587 [GCC_PORT4_MAC_CLK] = &gcc_port4_mac_clk.clkr,
4588 [GCC_PORT5_MAC_CLK] = &gcc_port5_mac_clk.clkr,
4589 [GCC_PORT6_MAC_CLK] = &gcc_port6_mac_clk.clkr,
4590 [GCC_UNIPHY0_PORT1_RX_CLK] = &gcc_uniphy0_port1_rx_clk.clkr,
4591 [GCC_UNIPHY0_PORT1_TX_CLK] = &gcc_uniphy0_port1_tx_clk.clkr,
4592 [GCC_UNIPHY0_PORT2_RX_CLK] = &gcc_uniphy0_port2_rx_clk.clkr,
4593 [GCC_UNIPHY0_PORT2_TX_CLK] = &gcc_uniphy0_port2_tx_clk.clkr,
4594 [GCC_UNIPHY0_PORT3_RX_CLK] = &gcc_uniphy0_port3_rx_clk.clkr,
4595 [GCC_UNIPHY0_PORT3_TX_CLK] = &gcc_uniphy0_port3_tx_clk.clkr,
4596 [GCC_UNIPHY0_PORT4_RX_CLK] = &gcc_uniphy0_port4_rx_clk.clkr,
4597 [GCC_UNIPHY0_PORT4_TX_CLK] = &gcc_uniphy0_port4_tx_clk.clkr,
4598 [GCC_UNIPHY0_PORT5_RX_CLK] = &gcc_uniphy0_port5_rx_clk.clkr,
4599 [GCC_UNIPHY0_PORT5_TX_CLK] = &gcc_uniphy0_port5_tx_clk.clkr,
4600 [GCC_UNIPHY1_PORT5_RX_CLK] = &gcc_uniphy1_port5_rx_clk.clkr,
4601 [GCC_UNIPHY1_PORT5_TX_CLK] = &gcc_uniphy1_port5_tx_clk.clkr,
4602 [GCC_UNIPHY2_PORT6_RX_CLK] = &gcc_uniphy2_port6_rx_clk.clkr,
4603 [GCC_UNIPHY2_PORT6_TX_CLK] = &gcc_uniphy2_port6_tx_clk.clkr,
4604 [GCC_CRYPTO_AHB_CLK] = &gcc_crypto_ahb_clk.clkr,
4605 [GCC_CRYPTO_AXI_CLK] = &gcc_crypto_axi_clk.clkr,
4606 [GCC_CRYPTO_CLK] = &gcc_crypto_clk.clkr,
4607 [GCC_GP1_CLK] = &gcc_gp1_clk.clkr,
4608 [GCC_GP2_CLK] = &gcc_gp2_clk.clkr,
4609 [GCC_GP3_CLK] = &gcc_gp3_clk.clkr,
4610 [GCC_PCIE0_RCHNG_CLK_SRC] = &pcie0_rchng_clk_src.clkr,
4611 [GCC_PCIE0_RCHNG_CLK] = &gcc_pcie0_rchng_clk.clkr,
4612 [GCC_PCIE0_AXI_S_BRIDGE_CLK] = &gcc_pcie0_axi_s_bridge_clk.clkr,