Lines Matching refs:clkr
40 .clkr = {
70 .clkr.hw.init = &(struct clk_init_data){
73 &gpll0.clkr.hw,
83 .clkr = {
101 .clkr = {
125 { .hw = &gpll0.clkr.hw },
126 { .hw = &gpll0_out_even.clkr.hw },
140 { .hw = &gpll0.clkr.hw },
142 { .hw = &gpll0_out_even.clkr.hw },
166 { .hw = &gpll0.clkr.hw },
190 { .hw = &gpll0.clkr.hw },
191 { .hw = &gpll7.clkr.hw },
192 { .hw = &gpll0_out_even.clkr.hw },
206 { .hw = &gpll0.clkr.hw },
207 { .hw = &gpll9.clkr.hw },
208 { .hw = &gpll0_out_even.clkr.hw },
222 { .hw = &gpll0.clkr.hw },
224 { .hw = &gpll0_out_even.clkr.hw },
241 .clkr.hw.init = &(struct clk_init_data){
264 .clkr.hw.init = &(struct clk_init_data){
290 .clkr.hw.init = &(struct clk_init_data){
314 .clkr.hw.init = &(struct clk_init_data){
329 .clkr.hw.init = &(struct clk_init_data){
344 .clkr.hw.init = &(struct clk_init_data){
365 .clkr.hw.init = &(struct clk_init_data){
380 .clkr.hw.init = &(struct clk_init_data){
401 .clkr.hw.init = &(struct clk_init_data){
423 .clkr.hw.init = &(struct clk_init_data){
446 .clkr.hw.init = &(struct clk_init_data){
480 .clkr.hw.init = &(struct clk_init_data){
495 .clkr.hw.init = &(struct clk_init_data){
510 .clkr.hw.init = &(struct clk_init_data){
525 .clkr.hw.init = &(struct clk_init_data){
540 .clkr.hw.init = &(struct clk_init_data){
555 .clkr.hw.init = &(struct clk_init_data){
570 .clkr.hw.init = &(struct clk_init_data){
585 .clkr.hw.init = &(struct clk_init_data){
600 .clkr.hw.init = &(struct clk_init_data){
615 .clkr.hw.init = &(struct clk_init_data){
630 .clkr.hw.init = &(struct clk_init_data){
645 .clkr.hw.init = &(struct clk_init_data){
660 .clkr.hw.init = &(struct clk_init_data){
675 .clkr.hw.init = &(struct clk_init_data){
690 .clkr.hw.init = &(struct clk_init_data){
705 .clkr.hw.init = &(struct clk_init_data){
720 .clkr.hw.init = &(struct clk_init_data){
735 .clkr.hw.init = &(struct clk_init_data){
750 .clkr.hw.init = &(struct clk_init_data){
765 .clkr.hw.init = &(struct clk_init_data){
791 .clkr.hw.init = &(struct clk_init_data){
816 .clkr.hw.init = &(struct clk_init_data){
836 .clkr.hw.init = &(struct clk_init_data){
860 .clkr.hw.init = &(struct clk_init_data){
883 .clkr.hw.init = &(struct clk_init_data){
903 .clkr.hw.init = &(struct clk_init_data){
925 .clkr.hw.init = &(struct clk_init_data){
949 .clkr.hw.init = &(struct clk_init_data){
964 .clkr.hw.init = &(struct clk_init_data){
979 .clkr.hw.init = &(struct clk_init_data){
994 .clkr.hw.init = &(struct clk_init_data){
1018 .clkr.hw.init = &(struct clk_init_data){
1040 .clkr.hw.init = &(struct clk_init_data){
1055 .clkr.hw.init = &(struct clk_init_data){
1070 .clkr.hw.init = &(struct clk_init_data){
1085 .clkr.hw.init = &(struct clk_init_data){
1100 .clkr.hw.init = &(struct clk_init_data){
1112 .clkr = {
1127 .clkr = {
1133 &gcc_ufs_card_axi_clk_src.clkr.hw },
1146 .clkr = {
1152 &gcc_aggre_ufs_card_axi_clk.clkr.hw },
1165 .clkr = {
1171 &gcc_ufs_phy_axi_clk_src.clkr.hw },
1184 .clkr = {
1190 &gcc_aggre_ufs_phy_axi_clk.clkr.hw },
1201 .clkr = {
1207 &gcc_usb30_prim_master_clk_src.clkr.hw },
1218 .clkr = {
1224 &gcc_usb30_sec_master_clk_src.clkr.hw },
1237 .clkr = {
1256 .clkr = {
1270 .clkr = {
1283 .clkr = {
1297 .clkr = {
1311 .clkr = {
1317 &gcc_usb30_prim_master_clk_src.clkr.hw },
1328 .clkr = {
1334 &gcc_usb30_sec_master_clk_src.clkr.hw },
1345 .clkr = {
1351 &gcc_cpuss_ahb_clk_src.clkr.hw },
1363 .clkr = {
1380 .clkr = {
1395 .clkr = {
1408 .clkr = {
1427 .clkr = {
1441 .clkr = {
1454 .clkr = {
1468 .clkr = {
1482 .clkr = {
1495 .clkr = {
1501 &gcc_emac_ptp_clk_src.clkr.hw },
1512 .clkr = {
1518 &gcc_emac_rgmii_clk_src.clkr.hw },
1531 .clkr = {
1544 .clkr = {
1550 &gcc_gp1_clk_src.clkr.hw },
1561 .clkr = {
1567 &gcc_gp2_clk_src.clkr.hw },
1578 .clkr = {
1584 &gcc_gp3_clk_src.clkr.hw },
1597 .clkr = {
1611 .clkr = {
1617 &gpll0.clkr.hw },
1627 .clkr = {
1633 &gpll0_out_even.clkr.hw },
1644 .clkr = {
1657 .clkr = {
1670 .clkr = {
1683 .clkr = {
1696 .clkr = {
1711 .clkr = {
1725 .clkr = {
1731 &gpll0.clkr.hw },
1741 .clkr = {
1747 &gpll0_out_even.clkr.hw },
1758 .clkr = {
1771 .clkr = {
1777 &gcc_pcie_phy_refgen_clk_src.clkr.hw },
1788 .clkr = {
1794 &gcc_pcie_phy_refgen_clk_src.clkr.hw },
1805 .clkr = {
1811 &gcc_pcie_0_aux_clk_src.clkr.hw },
1824 .clkr = {
1837 .clkr = {
1850 .clkr = {
1864 .clkr = {
1879 .clkr = {
1892 .clkr = {
1905 .clkr = {
1911 &gcc_pcie_1_aux_clk_src.clkr.hw },
1924 .clkr = {
1937 .clkr = {
1950 .clkr = {
1964 .clkr = {
1979 .clkr = {
1992 .clkr = {
2005 .clkr = {
2011 &gcc_pcie_0_aux_clk_src.clkr.hw },
2022 .clkr = {
2028 &gcc_pdm2_clk_src.clkr.hw },
2041 .clkr = {
2054 .clkr = {
2067 .clkr = {
2082 .clkr = {
2097 .clkr = {
2112 .clkr = {
2127 .clkr = {
2142 .clkr = {
2155 .clkr = {
2168 .clkr = {
2174 &gcc_qspi_core_clk_src.clkr.hw },
2185 .clkr = {
2191 &gcc_qupv3_wrap0_s0_clk_src.clkr.hw },
2202 .clkr = {
2208 &gcc_qupv3_wrap0_s1_clk_src.clkr.hw },
2219 .clkr = {
2225 &gcc_qupv3_wrap0_s2_clk_src.clkr.hw },
2236 .clkr = {
2242 &gcc_qupv3_wrap0_s3_clk_src.clkr.hw },
2253 .clkr = {
2259 &gcc_qupv3_wrap0_s4_clk_src.clkr.hw },
2270 .clkr = {
2276 &gcc_qupv3_wrap0_s5_clk_src.clkr.hw },
2287 .clkr = {
2293 &gcc_qupv3_wrap0_s6_clk_src.clkr.hw },
2304 .clkr = {
2310 &gcc_qupv3_wrap0_s7_clk_src.clkr.hw },
2321 .clkr = {
2327 &gcc_qupv3_wrap1_s0_clk_src.clkr.hw },
2338 .clkr = {
2344 &gcc_qupv3_wrap1_s1_clk_src.clkr.hw },
2355 .clkr = {
2361 &gcc_qupv3_wrap1_s2_clk_src.clkr.hw },
2372 .clkr = {
2378 &gcc_qupv3_wrap1_s3_clk_src.clkr.hw },
2389 .clkr = {
2395 &gcc_qupv3_wrap1_s4_clk_src.clkr.hw },
2406 .clkr = {
2412 &gcc_qupv3_wrap1_s5_clk_src.clkr.hw },
2423 .clkr = {
2429 &gcc_qupv3_wrap2_s0_clk_src.clkr.hw },
2440 .clkr = {
2446 &gcc_qupv3_wrap2_s1_clk_src.clkr.hw },
2457 .clkr = {
2463 &gcc_qupv3_wrap2_s2_clk_src.clkr.hw },
2474 .clkr = {
2480 &gcc_qupv3_wrap2_s3_clk_src.clkr.hw },
2491 .clkr = {
2497 &gcc_qupv3_wrap2_s4_clk_src.clkr.hw },
2508 .clkr = {
2514 &gcc_qupv3_wrap2_s5_clk_src.clkr.hw },
2525 .clkr = {
2540 .clkr = {
2553 .clkr = {
2568 .clkr = {
2581 .clkr = {
2596 .clkr = {
2609 .clkr = {
2622 .clkr = {
2628 &gcc_sdcc2_apps_clk_src.clkr.hw },
2639 .clkr = {
2652 .clkr = {
2658 &gcc_sdcc4_apps_clk_src.clkr.hw },
2669 .clkr = {
2675 &gcc_cpuss_ahb_clk_src.clkr.hw },
2687 .clkr = {
2700 .clkr = {
2713 .clkr = {
2719 &gcc_tsif_ref_clk_src.clkr.hw },
2732 .clkr = {
2747 .clkr = {
2753 &gcc_ufs_card_axi_clk_src.clkr.hw },
2766 .clkr = {
2772 &gcc_ufs_card_axi_clk.clkr.hw },
2783 .clkr = {
2798 .clkr = {
2804 &gcc_ufs_card_ice_core_clk_src.clkr.hw },
2817 .clkr = {
2823 &gcc_ufs_card_ice_core_clk.clkr.hw },
2836 .clkr = {
2842 &gcc_ufs_card_phy_aux_clk_src.clkr.hw },
2855 .clkr = {
2861 &gcc_ufs_card_phy_aux_clk.clkr.hw },
2872 .clkr = {
2885 .clkr = {
2898 .clkr = {
2913 .clkr = {
2919 &gcc_ufs_card_unipro_core_clk_src.clkr.hw },
2932 .clkr = {
2938 &gcc_ufs_card_unipro_core_clk.clkr.hw },
2949 .clkr = {
2964 .clkr = {
2979 .clkr = {
2985 &gcc_ufs_phy_axi_clk_src.clkr.hw },
2998 .clkr = {
3004 &gcc_ufs_phy_axi_clk.clkr.hw },
3017 .clkr = {
3023 &gcc_ufs_phy_ice_core_clk_src.clkr.hw },
3036 .clkr = {
3042 &gcc_ufs_phy_ice_core_clk.clkr.hw },
3055 .clkr = {
3061 &gcc_ufs_phy_phy_aux_clk_src.clkr.hw },
3074 .clkr = {
3080 &gcc_ufs_phy_phy_aux_clk.clkr.hw },
3091 .clkr = {
3104 .clkr = {
3117 .clkr = {
3132 .clkr = {
3138 &gcc_ufs_phy_unipro_core_clk_src.clkr.hw },
3151 .clkr = {
3157 &gcc_ufs_phy_unipro_core_clk.clkr.hw },
3168 .clkr = {
3174 &gcc_usb30_prim_master_clk_src.clkr.hw },
3185 .clkr = {
3191 &gcc_usb30_prim_mock_utmi_clk_src.clkr.hw },
3202 .clkr = {
3215 .clkr = {
3221 &gcc_usb30_sec_master_clk_src.clkr.hw },
3232 .clkr = {
3238 &gcc_usb30_sec_mock_utmi_clk_src.clkr.hw },
3249 .clkr = {
3262 .clkr = {
3275 .clkr = {
3281 &gcc_usb3_prim_phy_aux_clk_src.clkr.hw },
3292 .clkr = {
3298 &gcc_usb3_prim_phy_aux_clk_src.clkr.hw },
3308 .clkr = {
3321 .clkr = {
3334 .clkr = {
3340 &gcc_usb3_sec_phy_aux_clk_src.clkr.hw },
3351 .clkr = {
3357 &gcc_usb3_sec_phy_aux_clk_src.clkr.hw },
3367 .clkr = {
3386 .clkr = {
3400 .clkr = {
3413 .clkr = {
3426 .clkr = {
3440 .clkr = {
3470 [GCC_AGGRE_NOC_PCIE_TBU_CLK] = &gcc_aggre_noc_pcie_tbu_clk.clkr,
3471 [GCC_AGGRE_UFS_CARD_AXI_CLK] = &gcc_aggre_ufs_card_axi_clk.clkr,
3473 &gcc_aggre_ufs_card_axi_hw_ctl_clk.clkr,
3474 [GCC_AGGRE_UFS_PHY_AXI_CLK] = &gcc_aggre_ufs_phy_axi_clk.clkr,
3476 &gcc_aggre_ufs_phy_axi_hw_ctl_clk.clkr,
3477 [GCC_AGGRE_USB3_PRIM_AXI_CLK] = &gcc_aggre_usb3_prim_axi_clk.clkr,
3478 [GCC_AGGRE_USB3_SEC_AXI_CLK] = &gcc_aggre_usb3_sec_axi_clk.clkr,
3479 [GCC_BOOT_ROM_AHB_CLK] = &gcc_boot_rom_ahb_clk.clkr,
3480 [GCC_CAMERA_AHB_CLK] = &gcc_camera_ahb_clk.clkr,
3481 [GCC_CAMERA_HF_AXI_CLK] = &gcc_camera_hf_axi_clk.clkr,
3482 [GCC_CAMERA_SF_AXI_CLK] = &gcc_camera_sf_axi_clk.clkr,
3483 [GCC_CAMERA_XO_CLK] = &gcc_camera_xo_clk.clkr,
3484 [GCC_CFG_NOC_USB3_PRIM_AXI_CLK] = &gcc_cfg_noc_usb3_prim_axi_clk.clkr,
3485 [GCC_CFG_NOC_USB3_SEC_AXI_CLK] = &gcc_cfg_noc_usb3_sec_axi_clk.clkr,
3486 [GCC_CPUSS_AHB_CLK] = &gcc_cpuss_ahb_clk.clkr,
3487 [GCC_CPUSS_AHB_CLK_SRC] = &gcc_cpuss_ahb_clk_src.clkr,
3488 [GCC_CPUSS_DVM_BUS_CLK] = &gcc_cpuss_dvm_bus_clk.clkr,
3489 [GCC_CPUSS_GNOC_CLK] = &gcc_cpuss_gnoc_clk.clkr,
3490 [GCC_CPUSS_RBCPR_CLK] = &gcc_cpuss_rbcpr_clk.clkr,
3491 [GCC_DDRSS_GPU_AXI_CLK] = &gcc_ddrss_gpu_axi_clk.clkr,
3492 [GCC_DISP_AHB_CLK] = &gcc_disp_ahb_clk.clkr,
3493 [GCC_DISP_HF_AXI_CLK] = &gcc_disp_hf_axi_clk.clkr,
3494 [GCC_DISP_SF_AXI_CLK] = &gcc_disp_sf_axi_clk.clkr,
3495 [GCC_DISP_XO_CLK] = &gcc_disp_xo_clk.clkr,
3496 [GCC_EMAC_AXI_CLK] = &gcc_emac_axi_clk.clkr,
3497 [GCC_EMAC_PTP_CLK] = &gcc_emac_ptp_clk.clkr,
3498 [GCC_EMAC_PTP_CLK_SRC] = &gcc_emac_ptp_clk_src.clkr,
3499 [GCC_EMAC_RGMII_CLK] = &gcc_emac_rgmii_clk.clkr,
3500 [GCC_EMAC_RGMII_CLK_SRC] = &gcc_emac_rgmii_clk_src.clkr,
3501 [GCC_EMAC_SLV_AHB_CLK] = &gcc_emac_slv_ahb_clk.clkr,
3502 [GCC_GP1_CLK] = &gcc_gp1_clk.clkr,
3503 [GCC_GP1_CLK_SRC] = &gcc_gp1_clk_src.clkr,
3504 [GCC_GP2_CLK] = &gcc_gp2_clk.clkr,
3505 [GCC_GP2_CLK_SRC] = &gcc_gp2_clk_src.clkr,
3506 [GCC_GP3_CLK] = &gcc_gp3_clk.clkr,
3507 [GCC_GP3_CLK_SRC] = &gcc_gp3_clk_src.clkr,
3508 [GCC_GPU_CFG_AHB_CLK] = &gcc_gpu_cfg_ahb_clk.clkr,
3509 [GCC_GPU_GPLL0_CLK_SRC] = &gcc_gpu_gpll0_clk_src.clkr,
3510 [GCC_GPU_GPLL0_DIV_CLK_SRC] = &gcc_gpu_gpll0_div_clk_src.clkr,
3511 [GCC_GPU_IREF_CLK] = &gcc_gpu_iref_clk.clkr,
3512 [GCC_GPU_MEMNOC_GFX_CLK] = &gcc_gpu_memnoc_gfx_clk.clkr,
3513 [GCC_GPU_SNOC_DVM_GFX_CLK] = &gcc_gpu_snoc_dvm_gfx_clk.clkr,
3514 [GCC_NPU_AT_CLK] = &gcc_npu_at_clk.clkr,
3515 [GCC_NPU_AXI_CLK] = &gcc_npu_axi_clk.clkr,
3516 [GCC_NPU_CFG_AHB_CLK] = &gcc_npu_cfg_ahb_clk.clkr,
3517 [GCC_NPU_GPLL0_CLK_SRC] = &gcc_npu_gpll0_clk_src.clkr,
3518 [GCC_NPU_GPLL0_DIV_CLK_SRC] = &gcc_npu_gpll0_div_clk_src.clkr,
3519 [GCC_NPU_TRIG_CLK] = &gcc_npu_trig_clk.clkr,
3520 [GCC_PCIE0_PHY_REFGEN_CLK] = &gcc_pcie0_phy_refgen_clk.clkr,
3521 [GCC_PCIE1_PHY_REFGEN_CLK] = &gcc_pcie1_phy_refgen_clk.clkr,
3522 [GCC_PCIE_0_AUX_CLK] = &gcc_pcie_0_aux_clk.clkr,
3523 [GCC_PCIE_0_AUX_CLK_SRC] = &gcc_pcie_0_aux_clk_src.clkr,
3524 [GCC_PCIE_0_CFG_AHB_CLK] = &gcc_pcie_0_cfg_ahb_clk.clkr,
3525 [GCC_PCIE_0_CLKREF_CLK] = &gcc_pcie_0_clkref_clk.clkr,
3526 [GCC_PCIE_0_MSTR_AXI_CLK] = &gcc_pcie_0_mstr_axi_clk.clkr,
3527 [GCC_PCIE_0_PIPE_CLK] = &gcc_pcie_0_pipe_clk.clkr,
3528 [GCC_PCIE_0_SLV_AXI_CLK] = &gcc_pcie_0_slv_axi_clk.clkr,
3529 [GCC_PCIE_0_SLV_Q2A_AXI_CLK] = &gcc_pcie_0_slv_q2a_axi_clk.clkr,
3530 [GCC_PCIE_1_AUX_CLK] = &gcc_pcie_1_aux_clk.clkr,
3531 [GCC_PCIE_1_AUX_CLK_SRC] = &gcc_pcie_1_aux_clk_src.clkr,
3532 [GCC_PCIE_1_CFG_AHB_CLK] = &gcc_pcie_1_cfg_ahb_clk.clkr,
3533 [GCC_PCIE_1_CLKREF_CLK] = &gcc_pcie_1_clkref_clk.clkr,
3534 [GCC_PCIE_1_MSTR_AXI_CLK] = &gcc_pcie_1_mstr_axi_clk.clkr,
3535 [GCC_PCIE_1_PIPE_CLK] = &gcc_pcie_1_pipe_clk.clkr,
3536 [GCC_PCIE_1_SLV_AXI_CLK] = &gcc_pcie_1_slv_axi_clk.clkr,
3537 [GCC_PCIE_1_SLV_Q2A_AXI_CLK] = &gcc_pcie_1_slv_q2a_axi_clk.clkr,
3538 [GCC_PCIE_PHY_AUX_CLK] = &gcc_pcie_phy_aux_clk.clkr,
3539 [GCC_PCIE_PHY_REFGEN_CLK_SRC] = &gcc_pcie_phy_refgen_clk_src.clkr,
3540 [GCC_PDM2_CLK] = &gcc_pdm2_clk.clkr,
3541 [GCC_PDM2_CLK_SRC] = &gcc_pdm2_clk_src.clkr,
3542 [GCC_PDM_AHB_CLK] = &gcc_pdm_ahb_clk.clkr,
3543 [GCC_PDM_XO4_CLK] = &gcc_pdm_xo4_clk.clkr,
3544 [GCC_PRNG_AHB_CLK] = &gcc_prng_ahb_clk.clkr,
3545 [GCC_QMIP_CAMERA_NRT_AHB_CLK] = &gcc_qmip_camera_nrt_ahb_clk.clkr,
3546 [GCC_QMIP_CAMERA_RT_AHB_CLK] = &gcc_qmip_camera_rt_ahb_clk.clkr,
3547 [GCC_QMIP_DISP_AHB_CLK] = &gcc_qmip_disp_ahb_clk.clkr,
3548 [GCC_QMIP_VIDEO_CVP_AHB_CLK] = &gcc_qmip_video_cvp_ahb_clk.clkr,
3549 [GCC_QMIP_VIDEO_VCODEC_AHB_CLK] = &gcc_qmip_video_vcodec_ahb_clk.clkr,
3550 [GCC_QSPI_CNOC_PERIPH_AHB_CLK] = &gcc_qspi_cnoc_periph_ahb_clk.clkr,
3551 [GCC_QSPI_CORE_CLK] = &gcc_qspi_core_clk.clkr,
3552 [GCC_QSPI_CORE_CLK_SRC] = &gcc_qspi_core_clk_src.clkr,
3553 [GCC_QUPV3_WRAP0_S0_CLK] = &gcc_qupv3_wrap0_s0_clk.clkr,
3554 [GCC_QUPV3_WRAP0_S0_CLK_SRC] = &gcc_qupv3_wrap0_s0_clk_src.clkr,
3555 [GCC_QUPV3_WRAP0_S1_CLK] = &gcc_qupv3_wrap0_s1_clk.clkr,
3556 [GCC_QUPV3_WRAP0_S1_CLK_SRC] = &gcc_qupv3_wrap0_s1_clk_src.clkr,
3557 [GCC_QUPV3_WRAP0_S2_CLK] = &gcc_qupv3_wrap0_s2_clk.clkr,
3558 [GCC_QUPV3_WRAP0_S2_CLK_SRC] = &gcc_qupv3_wrap0_s2_clk_src.clkr,
3559 [GCC_QUPV3_WRAP0_S3_CLK] = &gcc_qupv3_wrap0_s3_clk.clkr,
3560 [GCC_QUPV3_WRAP0_S3_CLK_SRC] = &gcc_qupv3_wrap0_s3_clk_src.clkr,
3561 [GCC_QUPV3_WRAP0_S4_CLK] = &gcc_qupv3_wrap0_s4_clk.clkr,
3562 [GCC_QUPV3_WRAP0_S4_CLK_SRC] = &gcc_qupv3_wrap0_s4_clk_src.clkr,
3563 [GCC_QUPV3_WRAP0_S5_CLK] = &gcc_qupv3_wrap0_s5_clk.clkr,
3564 [GCC_QUPV3_WRAP0_S5_CLK_SRC] = &gcc_qupv3_wrap0_s5_clk_src.clkr,
3565 [GCC_QUPV3_WRAP0_S6_CLK] = &gcc_qupv3_wrap0_s6_clk.clkr,
3566 [GCC_QUPV3_WRAP0_S6_CLK_SRC] = &gcc_qupv3_wrap0_s6_clk_src.clkr,
3567 [GCC_QUPV3_WRAP0_S7_CLK] = &gcc_qupv3_wrap0_s7_clk.clkr,
3568 [GCC_QUPV3_WRAP0_S7_CLK_SRC] = &gcc_qupv3_wrap0_s7_clk_src.clkr,
3569 [GCC_QUPV3_WRAP1_S0_CLK] = &gcc_qupv3_wrap1_s0_clk.clkr,
3570 [GCC_QUPV3_WRAP1_S0_CLK_SRC] = &gcc_qupv3_wrap1_s0_clk_src.clkr,
3571 [GCC_QUPV3_WRAP1_S1_CLK] = &gcc_qupv3_wrap1_s1_clk.clkr,
3572 [GCC_QUPV3_WRAP1_S1_CLK_SRC] = &gcc_qupv3_wrap1_s1_clk_src.clkr,
3573 [GCC_QUPV3_WRAP1_S2_CLK] = &gcc_qupv3_wrap1_s2_clk.clkr,
3574 [GCC_QUPV3_WRAP1_S2_CLK_SRC] = &gcc_qupv3_wrap1_s2_clk_src.clkr,
3575 [GCC_QUPV3_WRAP1_S3_CLK] = &gcc_qupv3_wrap1_s3_clk.clkr,
3576 [GCC_QUPV3_WRAP1_S3_CLK_SRC] = &gcc_qupv3_wrap1_s3_clk_src.clkr,
3577 [GCC_QUPV3_WRAP1_S4_CLK] = &gcc_qupv3_wrap1_s4_clk.clkr,
3578 [GCC_QUPV3_WRAP1_S4_CLK_SRC] = &gcc_qupv3_wrap1_s4_clk_src.clkr,
3579 [GCC_QUPV3_WRAP1_S5_CLK] = &gcc_qupv3_wrap1_s5_clk.clkr,
3580 [GCC_QUPV3_WRAP1_S5_CLK_SRC] = &gcc_qupv3_wrap1_s5_clk_src.clkr,
3581 [GCC_QUPV3_WRAP2_S0_CLK] = &gcc_qupv3_wrap2_s0_clk.clkr,
3582 [GCC_QUPV3_WRAP2_S0_CLK_SRC] = &gcc_qupv3_wrap2_s0_clk_src.clkr,
3583 [GCC_QUPV3_WRAP2_S1_CLK] = &gcc_qupv3_wrap2_s1_clk.clkr,
3584 [GCC_QUPV3_WRAP2_S1_CLK_SRC] = &gcc_qupv3_wrap2_s1_clk_src.clkr,
3585 [GCC_QUPV3_WRAP2_S2_CLK] = &gcc_qupv3_wrap2_s2_clk.clkr,
3586 [GCC_QUPV3_WRAP2_S2_CLK_SRC] = &gcc_qupv3_wrap2_s2_clk_src.clkr,
3587 [GCC_QUPV3_WRAP2_S3_CLK] = &gcc_qupv3_wrap2_s3_clk.clkr,
3588 [GCC_QUPV3_WRAP2_S3_CLK_SRC] = &gcc_qupv3_wrap2_s3_clk_src.clkr,
3589 [GCC_QUPV3_WRAP2_S4_CLK] = &gcc_qupv3_wrap2_s4_clk.clkr,
3590 [GCC_QUPV3_WRAP2_S4_CLK_SRC] = &gcc_qupv3_wrap2_s4_clk_src.clkr,
3591 [GCC_QUPV3_WRAP2_S5_CLK] = &gcc_qupv3_wrap2_s5_clk.clkr,
3592 [GCC_QUPV3_WRAP2_S5_CLK_SRC] = &gcc_qupv3_wrap2_s5_clk_src.clkr,
3593 [GCC_QUPV3_WRAP_0_M_AHB_CLK] = &gcc_qupv3_wrap_0_m_ahb_clk.clkr,
3594 [GCC_QUPV3_WRAP_0_S_AHB_CLK] = &gcc_qupv3_wrap_0_s_ahb_clk.clkr,
3595 [GCC_QUPV3_WRAP_1_M_AHB_CLK] = &gcc_qupv3_wrap_1_m_ahb_clk.clkr,
3596 [GCC_QUPV3_WRAP_1_S_AHB_CLK] = &gcc_qupv3_wrap_1_s_ahb_clk.clkr,
3597 [GCC_QUPV3_WRAP_2_M_AHB_CLK] = &gcc_qupv3_wrap_2_m_ahb_clk.clkr,
3598 [GCC_QUPV3_WRAP_2_S_AHB_CLK] = &gcc_qupv3_wrap_2_s_ahb_clk.clkr,
3599 [GCC_SDCC2_AHB_CLK] = &gcc_sdcc2_ahb_clk.clkr,
3600 [GCC_SDCC2_APPS_CLK] = &gcc_sdcc2_apps_clk.clkr,
3601 [GCC_SDCC2_APPS_CLK_SRC] = &gcc_sdcc2_apps_clk_src.clkr,
3602 [GCC_SDCC4_AHB_CLK] = &gcc_sdcc4_ahb_clk.clkr,
3603 [GCC_SDCC4_APPS_CLK] = &gcc_sdcc4_apps_clk.clkr,
3604 [GCC_SDCC4_APPS_CLK_SRC] = &gcc_sdcc4_apps_clk_src.clkr,
3605 [GCC_SYS_NOC_CPUSS_AHB_CLK] = &gcc_sys_noc_cpuss_ahb_clk.clkr,
3606 [GCC_TSIF_AHB_CLK] = &gcc_tsif_ahb_clk.clkr,
3607 [GCC_TSIF_INACTIVITY_TIMERS_CLK] = &gcc_tsif_inactivity_timers_clk.clkr,
3608 [GCC_TSIF_REF_CLK] = &gcc_tsif_ref_clk.clkr,
3609 [GCC_TSIF_REF_CLK_SRC] = &gcc_tsif_ref_clk_src.clkr,
3610 [GCC_UFS_CARD_AHB_CLK] = &gcc_ufs_card_ahb_clk.clkr,
3611 [GCC_UFS_CARD_AXI_CLK] = &gcc_ufs_card_axi_clk.clkr,
3612 [GCC_UFS_CARD_AXI_CLK_SRC] = &gcc_ufs_card_axi_clk_src.clkr,
3613 [GCC_UFS_CARD_AXI_HW_CTL_CLK] = &gcc_ufs_card_axi_hw_ctl_clk.clkr,
3614 [GCC_UFS_CARD_CLKREF_CLK] = &gcc_ufs_card_clkref_clk.clkr,
3615 [GCC_UFS_CARD_ICE_CORE_CLK] = &gcc_ufs_card_ice_core_clk.clkr,
3616 [GCC_UFS_CARD_ICE_CORE_CLK_SRC] = &gcc_ufs_card_ice_core_clk_src.clkr,
3618 &gcc_ufs_card_ice_core_hw_ctl_clk.clkr,
3619 [GCC_UFS_CARD_PHY_AUX_CLK] = &gcc_ufs_card_phy_aux_clk.clkr,
3620 [GCC_UFS_CARD_PHY_AUX_CLK_SRC] = &gcc_ufs_card_phy_aux_clk_src.clkr,
3622 &gcc_ufs_card_phy_aux_hw_ctl_clk.clkr,
3623 [GCC_UFS_CARD_RX_SYMBOL_0_CLK] = &gcc_ufs_card_rx_symbol_0_clk.clkr,
3624 [GCC_UFS_CARD_RX_SYMBOL_1_CLK] = &gcc_ufs_card_rx_symbol_1_clk.clkr,
3625 [GCC_UFS_CARD_TX_SYMBOL_0_CLK] = &gcc_ufs_card_tx_symbol_0_clk.clkr,
3626 [GCC_UFS_CARD_UNIPRO_CORE_CLK] = &gcc_ufs_card_unipro_core_clk.clkr,
3628 &gcc_ufs_card_unipro_core_clk_src.clkr,
3630 &gcc_ufs_card_unipro_core_hw_ctl_clk.clkr,
3631 [GCC_UFS_MEM_CLKREF_CLK] = &gcc_ufs_mem_clkref_clk.clkr,
3632 [GCC_UFS_PHY_AHB_CLK] = &gcc_ufs_phy_ahb_clk.clkr,
3633 [GCC_UFS_PHY_AXI_CLK] = &gcc_ufs_phy_axi_clk.clkr,
3634 [GCC_UFS_PHY_AXI_CLK_SRC] = &gcc_ufs_phy_axi_clk_src.clkr,
3635 [GCC_UFS_PHY_AXI_HW_CTL_CLK] = &gcc_ufs_phy_axi_hw_ctl_clk.clkr,
3636 [GCC_UFS_PHY_ICE_CORE_CLK] = &gcc_ufs_phy_ice_core_clk.clkr,
3637 [GCC_UFS_PHY_ICE_CORE_CLK_SRC] = &gcc_ufs_phy_ice_core_clk_src.clkr,
3639 &gcc_ufs_phy_ice_core_hw_ctl_clk.clkr,
3640 [GCC_UFS_PHY_PHY_AUX_CLK] = &gcc_ufs_phy_phy_aux_clk.clkr,
3641 [GCC_UFS_PHY_PHY_AUX_CLK_SRC] = &gcc_ufs_phy_phy_aux_clk_src.clkr,
3642 [GCC_UFS_PHY_PHY_AUX_HW_CTL_CLK] = &gcc_ufs_phy_phy_aux_hw_ctl_clk.clkr,
3643 [GCC_UFS_PHY_RX_SYMBOL_0_CLK] = &gcc_ufs_phy_rx_symbol_0_clk.clkr,
3644 [GCC_UFS_PHY_RX_SYMBOL_1_CLK] = &gcc_ufs_phy_rx_symbol_1_clk.clkr,
3645 [GCC_UFS_PHY_TX_SYMBOL_0_CLK] = &gcc_ufs_phy_tx_symbol_0_clk.clkr,
3646 [GCC_UFS_PHY_UNIPRO_CORE_CLK] = &gcc_ufs_phy_unipro_core_clk.clkr,
3648 &gcc_ufs_phy_unipro_core_clk_src.clkr,
3650 &gcc_ufs_phy_unipro_core_hw_ctl_clk.clkr,
3651 [GCC_USB30_PRIM_MASTER_CLK] = &gcc_usb30_prim_master_clk.clkr,
3652 [GCC_USB30_PRIM_MASTER_CLK_SRC] = &gcc_usb30_prim_master_clk_src.clkr,
3653 [GCC_USB30_PRIM_MOCK_UTMI_CLK] = &gcc_usb30_prim_mock_utmi_clk.clkr,
3655 &gcc_usb30_prim_mock_utmi_clk_src.clkr,
3656 [GCC_USB30_PRIM_SLEEP_CLK] = &gcc_usb30_prim_sleep_clk.clkr,
3657 [GCC_USB30_SEC_MASTER_CLK] = &gcc_usb30_sec_master_clk.clkr,
3658 [GCC_USB30_SEC_MASTER_CLK_SRC] = &gcc_usb30_sec_master_clk_src.clkr,
3659 [GCC_USB30_SEC_MOCK_UTMI_CLK] = &gcc_usb30_sec_mock_utmi_clk.clkr,
3661 &gcc_usb30_sec_mock_utmi_clk_src.clkr,
3662 [GCC_USB30_SEC_SLEEP_CLK] = &gcc_usb30_sec_sleep_clk.clkr,
3663 [GCC_USB3_PRIM_CLKREF_CLK] = &gcc_usb3_prim_clkref_clk.clkr,
3664 [GCC_USB3_PRIM_PHY_AUX_CLK] = &gcc_usb3_prim_phy_aux_clk.clkr,
3665 [GCC_USB3_PRIM_PHY_AUX_CLK_SRC] = &gcc_usb3_prim_phy_aux_clk_src.clkr,
3666 [GCC_USB3_PRIM_PHY_COM_AUX_CLK] = &gcc_usb3_prim_phy_com_aux_clk.clkr,
3667 [GCC_USB3_PRIM_PHY_PIPE_CLK] = &gcc_usb3_prim_phy_pipe_clk.clkr,
3668 [GCC_USB3_SEC_CLKREF_CLK] = &gcc_usb3_sec_clkref_clk.clkr,
3669 [GCC_USB3_SEC_PHY_AUX_CLK] = &gcc_usb3_sec_phy_aux_clk.clkr,
3670 [GCC_USB3_SEC_PHY_AUX_CLK_SRC] = &gcc_usb3_sec_phy_aux_clk_src.clkr,
3671 [GCC_USB3_SEC_PHY_COM_AUX_CLK] = &gcc_usb3_sec_phy_com_aux_clk.clkr,
3672 [GCC_USB3_SEC_PHY_PIPE_CLK] = &gcc_usb3_sec_phy_pipe_clk.clkr,
3673 [GCC_VIDEO_AHB_CLK] = &gcc_video_ahb_clk.clkr,
3674 [GCC_VIDEO_AXI0_CLK] = &gcc_video_axi0_clk.clkr,
3675 [GCC_VIDEO_AXI1_CLK] = &gcc_video_axi1_clk.clkr,
3676 [GCC_VIDEO_AXIC_CLK] = &gcc_video_axic_clk.clkr,
3677 [GCC_VIDEO_XO_CLK] = &gcc_video_xo_clk.clkr,
3678 [GPLL0] = &gpll0.clkr,
3679 [GPLL0_OUT_EVEN] = &gpll0_out_even.clkr,
3680 [GPLL7] = &gpll7.clkr,
3681 [GPLL9] = &gpll9.clkr,