Lines Matching refs:clkr

38 	.clkr = {
64 .clkr.hw.init = &(struct clk_init_data){
67 &gpll0.clkr.hw,
77 .clkr = {
94 .clkr = {
116 { .hw = &gpll0.clkr.hw },
117 { .hw = &gpll0_out_even.clkr.hw },
122 { .hw = &gpll0.clkr.hw },
123 { .hw = &gpll0_out_even.clkr.hw },
135 { .hw = &gpll0.clkr.hw },
137 { .hw = &gpll0_out_even.clkr.hw },
168 { .hw = &gpll0.clkr.hw },
169 { .hw = &gpll9.clkr.hw },
170 { .hw = &gpll4.clkr.hw },
171 { .hw = &gpll0_out_even.clkr.hw },
183 { .hw = &gpll0.clkr.hw },
185 { .hw = &gpll0_out_even.clkr.hw },
199 .clkr.hw.init = &(struct clk_init_data){
223 .clkr.hw.init = &(struct clk_init_data){
237 .clkr.hw.init = &(struct clk_init_data){
251 .clkr.hw.init = &(struct clk_init_data){
271 .clkr.hw.init = &(struct clk_init_data){
285 .clkr.hw.init = &(struct clk_init_data){
299 .clkr.hw.init = &(struct clk_init_data){
319 .clkr.hw.init = &(struct clk_init_data){
340 .clkr.hw.init = &(struct clk_init_data){
381 .clkr.hw.init = &gcc_qupv3_wrap0_s0_clk_src_init,
397 .clkr.hw.init = &gcc_qupv3_wrap0_s1_clk_src_init,
429 .clkr.hw.init = &gcc_qupv3_wrap0_s2_clk_src_init,
445 .clkr.hw.init = &gcc_qupv3_wrap0_s3_clk_src_init,
461 .clkr.hw.init = &gcc_qupv3_wrap0_s4_clk_src_init,
477 .clkr.hw.init = &gcc_qupv3_wrap0_s5_clk_src_init,
493 .clkr.hw.init = &gcc_qupv3_wrap0_s6_clk_src_init,
509 .clkr.hw.init = &gcc_qupv3_wrap0_s7_clk_src_init,
525 .clkr.hw.init = &gcc_qupv3_wrap1_s0_clk_src_init,
541 .clkr.hw.init = &gcc_qupv3_wrap1_s1_clk_src_init,
557 .clkr.hw.init = &gcc_qupv3_wrap1_s2_clk_src_init,
573 .clkr.hw.init = &gcc_qupv3_wrap1_s3_clk_src_init,
589 .clkr.hw.init = &gcc_qupv3_wrap1_s4_clk_src_init,
605 .clkr.hw.init = &gcc_qupv3_wrap1_s5_clk_src_init,
621 .clkr.hw.init = &gcc_qupv3_wrap2_s0_clk_src_init,
637 .clkr.hw.init = &gcc_qupv3_wrap2_s1_clk_src_init,
653 .clkr.hw.init = &gcc_qupv3_wrap2_s2_clk_src_init,
669 .clkr.hw.init = &gcc_qupv3_wrap2_s3_clk_src_init,
685 .clkr.hw.init = &gcc_qupv3_wrap2_s4_clk_src_init,
701 .clkr.hw.init = &gcc_qupv3_wrap2_s5_clk_src_init,
720 .clkr.hw.init = &(struct clk_init_data){
743 .clkr.hw.init = &(struct clk_init_data){
762 .clkr.hw.init = &(struct clk_init_data){
784 .clkr.hw.init = &(struct clk_init_data){
806 .clkr.hw.init = &(struct clk_init_data){
825 .clkr.hw.init = &(struct clk_init_data){
846 .clkr.hw.init = &(struct clk_init_data){
869 .clkr.hw.init = &(struct clk_init_data){
883 .clkr.hw.init = &(struct clk_init_data){
897 .clkr.hw.init = &(struct clk_init_data){
911 .clkr.hw.init = &(struct clk_init_data){
934 .clkr.hw.init = &(struct clk_init_data){
948 .clkr.hw.init = &(struct clk_init_data){
962 .clkr.hw.init = &(struct clk_init_data){
976 .clkr.hw.init = &(struct clk_init_data){
990 .clkr.hw.init = &(struct clk_init_data){
1004 .clkr.hw.init = &(struct clk_init_data){
1016 .clkr.hw.init = &(struct clk_init_data) {
1019 &gcc_cpuss_ahb_clk_src.clkr.hw,
1031 .clkr.hw.init = &(struct clk_init_data) {
1034 &gcc_usb30_prim_mock_utmi_clk_src.clkr.hw,
1046 .clkr.hw.init = &(struct clk_init_data) {
1049 &gcc_usb30_sec_mock_utmi_clk_src.clkr.hw,
1060 .clkr = {
1075 .clkr = {
1081 &gcc_ufs_card_axi_clk_src.clkr.hw,
1095 .clkr = {
1101 &gcc_ufs_phy_axi_clk_src.clkr.hw,
1113 .clkr = {
1119 &gcc_usb30_prim_master_clk_src.clkr.hw,
1131 .clkr = {
1137 &gcc_usb30_sec_master_clk_src.clkr.hw,
1151 .clkr = {
1164 .clkr = {
1177 .clkr = {
1190 .clkr = {
1203 .clkr = {
1209 &gcc_usb30_prim_master_clk_src.clkr.hw,
1221 .clkr = {
1227 &gcc_usb30_sec_master_clk_src.clkr.hw,
1239 .clkr = {
1245 &gcc_cpuss_ahb_postdiv_clk_src.clkr.hw,
1257 .clkr = {
1270 .clkr = {
1283 .clkr = {
1296 .clkr = {
1309 .clkr = {
1322 .clkr = {
1335 .clkr = {
1341 &gcc_gp1_clk_src.clkr.hw,
1353 .clkr = {
1359 &gcc_gp2_clk_src.clkr.hw,
1371 .clkr = {
1377 &gcc_gp3_clk_src.clkr.hw,
1388 .clkr = {
1394 &gpll0.clkr.hw,
1405 .clkr = {
1411 &gpll0_out_even.clkr.hw,
1423 .clkr = {
1436 .clkr = {
1449 .clkr = {
1462 .clkr = {
1475 .clkr = {
1488 .clkr = {
1503 .clkr = {
1516 .clkr = {
1528 .clkr = {
1534 &gpll0.clkr.hw,
1545 .clkr = {
1551 &gpll0_out_even.clkr.hw,
1563 .clkr = {
1569 &gcc_pcie_phy_refgen_clk_src.clkr.hw,
1581 .clkr = {
1587 &gcc_pcie_phy_refgen_clk_src.clkr.hw,
1599 .clkr = {
1605 &gcc_pcie_phy_refgen_clk_src.clkr.hw,
1617 .clkr = {
1623 &gcc_pcie_0_aux_clk_src.clkr.hw,
1637 .clkr = {
1650 .clkr = {
1663 .clkr = {
1678 .clkr = {
1691 .clkr = {
1704 .clkr = {
1710 &gcc_pcie_1_aux_clk_src.clkr.hw,
1724 .clkr = {
1737 .clkr = {
1750 .clkr = {
1765 .clkr = {
1778 .clkr = {
1791 .clkr = {
1797 &gcc_pcie_2_aux_clk_src.clkr.hw,
1811 .clkr = {
1824 .clkr = {
1837 .clkr = {
1852 .clkr = {
1865 .clkr = {
1878 .clkr = {
1891 .clkr = {
1897 &gcc_pcie_0_aux_clk_src.clkr.hw,
1909 .clkr = {
1922 .clkr = {
1935 .clkr = {
1941 &gcc_pdm2_clk_src.clkr.hw,
1955 .clkr = {
1968 .clkr = {
1981 .clkr = {
1996 .clkr = {
2011 .clkr = {
2026 .clkr = {
2041 .clkr = {
2056 .clkr = {
2069 .clkr = {
2082 .clkr = {
2095 .clkr = {
2101 &gcc_qupv3_wrap0_s0_clk_src.clkr.hw,
2113 .clkr = {
2119 &gcc_qupv3_wrap0_s1_clk_src.clkr.hw,
2131 .clkr = {
2137 &gcc_qupv3_wrap0_s2_clk_src.clkr.hw,
2149 .clkr = {
2155 &gcc_qupv3_wrap0_s3_clk_src.clkr.hw,
2167 .clkr = {
2173 &gcc_qupv3_wrap0_s4_clk_src.clkr.hw,
2185 .clkr = {
2191 &gcc_qupv3_wrap0_s5_clk_src.clkr.hw,
2203 .clkr = {
2209 &gcc_qupv3_wrap0_s6_clk_src.clkr.hw,
2221 .clkr = {
2227 &gcc_qupv3_wrap0_s7_clk_src.clkr.hw,
2239 .clkr = {
2252 .clkr = {
2265 .clkr = {
2271 &gcc_qupv3_wrap1_s0_clk_src.clkr.hw,
2283 .clkr = {
2289 &gcc_qupv3_wrap1_s1_clk_src.clkr.hw,
2301 .clkr = {
2307 &gcc_qupv3_wrap1_s2_clk_src.clkr.hw,
2319 .clkr = {
2325 &gcc_qupv3_wrap1_s3_clk_src.clkr.hw,
2337 .clkr = {
2343 &gcc_qupv3_wrap1_s4_clk_src.clkr.hw,
2355 .clkr = {
2361 &gcc_qupv3_wrap1_s5_clk_src.clkr.hw,
2373 .clkr = {
2386 .clkr = {
2399 .clkr = {
2405 &gcc_qupv3_wrap2_s0_clk_src.clkr.hw,
2417 .clkr = {
2423 &gcc_qupv3_wrap2_s1_clk_src.clkr.hw,
2435 .clkr = {
2441 &gcc_qupv3_wrap2_s2_clk_src.clkr.hw,
2453 .clkr = {
2459 &gcc_qupv3_wrap2_s3_clk_src.clkr.hw,
2471 .clkr = {
2477 &gcc_qupv3_wrap2_s4_clk_src.clkr.hw,
2489 .clkr = {
2495 &gcc_qupv3_wrap2_s5_clk_src.clkr.hw,
2507 .clkr = {
2522 .clkr = {
2535 .clkr = {
2550 .clkr = {
2563 .clkr = {
2578 .clkr = {
2591 .clkr = {
2604 .clkr = {
2610 &gcc_sdcc2_apps_clk_src.clkr.hw,
2622 .clkr = {
2635 .clkr = {
2641 &gcc_sdcc4_apps_clk_src.clkr.hw,
2653 .clkr = {
2666 .clkr = {
2679 .clkr = {
2685 &gcc_tsif_ref_clk_src.clkr.hw,
2697 .clkr = {
2712 .clkr = {
2727 .clkr = {
2733 &gcc_ufs_card_axi_clk_src.clkr.hw,
2747 .clkr = {
2753 &gcc_ufs_card_ice_core_clk_src.clkr.hw,
2767 .clkr = {
2773 &gcc_ufs_card_phy_aux_clk_src.clkr.hw,
2785 .clkr = {
2798 .clkr = {
2811 .clkr = {
2826 .clkr = {
2832 &gcc_ufs_card_unipro_core_clk_src.clkr.hw,
2846 .clkr = {
2861 .clkr = {
2867 &gcc_ufs_phy_axi_clk_src.clkr.hw,
2881 .clkr = {
2887 &gcc_ufs_phy_ice_core_clk_src.clkr.hw,
2901 .clkr = {
2907 &gcc_ufs_phy_phy_aux_clk_src.clkr.hw,
2919 .clkr = {
2932 .clkr = {
2945 .clkr = {
2960 .clkr = {
2966 &gcc_ufs_phy_unipro_core_clk_src.clkr.hw,
2978 .clkr = {
2984 &gcc_usb30_prim_master_clk_src.clkr.hw,
2996 .clkr = {
3003 &gcc_usb30_prim_mock_utmi_postdiv_clk_src.clkr.hw,
3015 .clkr = {
3028 .clkr = {
3034 &gcc_usb30_sec_master_clk_src.clkr.hw,
3046 .clkr = {
3053 &gcc_usb30_sec_mock_utmi_postdiv_clk_src.clkr.hw,
3065 .clkr = {
3078 .clkr = {
3084 &gcc_usb3_prim_phy_aux_clk_src.clkr.hw,
3096 .clkr = {
3102 &gcc_usb3_prim_phy_aux_clk_src.clkr.hw,
3114 .clkr = {
3127 .clkr = {
3140 .clkr = {
3146 &gcc_usb3_sec_phy_aux_clk_src.clkr.hw,
3158 .clkr = {
3164 &gcc_usb3_sec_phy_aux_clk_src.clkr.hw,
3176 .clkr = {
3189 .clkr = {
3202 .clkr = {
3215 .clkr = {
3318 [GCC_AGGRE_NOC_PCIE_TBU_CLK] = &gcc_aggre_noc_pcie_tbu_clk.clkr,
3319 [GCC_AGGRE_UFS_CARD_AXI_CLK] = &gcc_aggre_ufs_card_axi_clk.clkr,
3320 [GCC_AGGRE_UFS_PHY_AXI_CLK] = &gcc_aggre_ufs_phy_axi_clk.clkr,
3321 [GCC_AGGRE_USB3_PRIM_AXI_CLK] = &gcc_aggre_usb3_prim_axi_clk.clkr,
3322 [GCC_AGGRE_USB3_SEC_AXI_CLK] = &gcc_aggre_usb3_sec_axi_clk.clkr,
3323 [GCC_BOOT_ROM_AHB_CLK] = &gcc_boot_rom_ahb_clk.clkr,
3324 [GCC_CAMERA_HF_AXI_CLK] = &gcc_camera_hf_axi_clk.clkr,
3325 [GCC_CAMERA_SF_AXI_CLK] = &gcc_camera_sf_axi_clk.clkr,
3326 [GCC_CAMERA_XO_CLK] = &gcc_camera_xo_clk.clkr,
3327 [GCC_CFG_NOC_USB3_PRIM_AXI_CLK] = &gcc_cfg_noc_usb3_prim_axi_clk.clkr,
3328 [GCC_CFG_NOC_USB3_SEC_AXI_CLK] = &gcc_cfg_noc_usb3_sec_axi_clk.clkr,
3329 [GCC_CPUSS_AHB_CLK] = &gcc_cpuss_ahb_clk.clkr,
3330 [GCC_CPUSS_AHB_CLK_SRC] = &gcc_cpuss_ahb_clk_src.clkr,
3331 [GCC_CPUSS_AHB_POSTDIV_CLK_SRC] = &gcc_cpuss_ahb_postdiv_clk_src.clkr,
3332 [GCC_CPUSS_RBCPR_CLK] = &gcc_cpuss_rbcpr_clk.clkr,
3333 [GCC_DDRSS_GPU_AXI_CLK] = &gcc_ddrss_gpu_axi_clk.clkr,
3334 [GCC_DDRSS_PCIE_SF_TBU_CLK] = &gcc_ddrss_pcie_sf_tbu_clk.clkr,
3335 [GCC_DISP_HF_AXI_CLK] = &gcc_disp_hf_axi_clk.clkr,
3336 [GCC_DISP_SF_AXI_CLK] = &gcc_disp_sf_axi_clk.clkr,
3337 [GCC_DISP_XO_CLK] = &gcc_disp_xo_clk.clkr,
3338 [GCC_GP1_CLK] = &gcc_gp1_clk.clkr,
3339 [GCC_GP1_CLK_SRC] = &gcc_gp1_clk_src.clkr,
3340 [GCC_GP2_CLK] = &gcc_gp2_clk.clkr,
3341 [GCC_GP2_CLK_SRC] = &gcc_gp2_clk_src.clkr,
3342 [GCC_GP3_CLK] = &gcc_gp3_clk.clkr,
3343 [GCC_GP3_CLK_SRC] = &gcc_gp3_clk_src.clkr,
3344 [GCC_GPU_GPLL0_CLK_SRC] = &gcc_gpu_gpll0_clk_src.clkr,
3345 [GCC_GPU_GPLL0_DIV_CLK_SRC] = &gcc_gpu_gpll0_div_clk_src.clkr,
3346 [GCC_GPU_IREF_EN] = &gcc_gpu_iref_en.clkr,
3347 [GCC_GPU_MEMNOC_GFX_CLK] = &gcc_gpu_memnoc_gfx_clk.clkr,
3348 [GCC_GPU_SNOC_DVM_GFX_CLK] = &gcc_gpu_snoc_dvm_gfx_clk.clkr,
3349 [GCC_NPU_AXI_CLK] = &gcc_npu_axi_clk.clkr,
3350 [GCC_NPU_BWMON_AXI_CLK] = &gcc_npu_bwmon_axi_clk.clkr,
3351 [GCC_NPU_BWMON_CFG_AHB_CLK] = &gcc_npu_bwmon_cfg_ahb_clk.clkr,
3352 [GCC_NPU_CFG_AHB_CLK] = &gcc_npu_cfg_ahb_clk.clkr,
3353 [GCC_NPU_DMA_CLK] = &gcc_npu_dma_clk.clkr,
3354 [GCC_NPU_GPLL0_CLK_SRC] = &gcc_npu_gpll0_clk_src.clkr,
3355 [GCC_NPU_GPLL0_DIV_CLK_SRC] = &gcc_npu_gpll0_div_clk_src.clkr,
3356 [GCC_PCIE0_PHY_REFGEN_CLK] = &gcc_pcie0_phy_refgen_clk.clkr,
3357 [GCC_PCIE1_PHY_REFGEN_CLK] = &gcc_pcie1_phy_refgen_clk.clkr,
3358 [GCC_PCIE2_PHY_REFGEN_CLK] = &gcc_pcie2_phy_refgen_clk.clkr,
3359 [GCC_PCIE_0_AUX_CLK] = &gcc_pcie_0_aux_clk.clkr,
3360 [GCC_PCIE_0_AUX_CLK_SRC] = &gcc_pcie_0_aux_clk_src.clkr,
3361 [GCC_PCIE_0_CFG_AHB_CLK] = &gcc_pcie_0_cfg_ahb_clk.clkr,
3362 [GCC_PCIE_0_MSTR_AXI_CLK] = &gcc_pcie_0_mstr_axi_clk.clkr,
3363 [GCC_PCIE_0_PIPE_CLK] = &gcc_pcie_0_pipe_clk.clkr,
3364 [GCC_PCIE_0_SLV_AXI_CLK] = &gcc_pcie_0_slv_axi_clk.clkr,
3365 [GCC_PCIE_0_SLV_Q2A_AXI_CLK] = &gcc_pcie_0_slv_q2a_axi_clk.clkr,
3366 [GCC_PCIE_1_AUX_CLK] = &gcc_pcie_1_aux_clk.clkr,
3367 [GCC_PCIE_1_AUX_CLK_SRC] = &gcc_pcie_1_aux_clk_src.clkr,
3368 [GCC_PCIE_1_CFG_AHB_CLK] = &gcc_pcie_1_cfg_ahb_clk.clkr,
3369 [GCC_PCIE_1_MSTR_AXI_CLK] = &gcc_pcie_1_mstr_axi_clk.clkr,
3370 [GCC_PCIE_1_PIPE_CLK] = &gcc_pcie_1_pipe_clk.clkr,
3371 [GCC_PCIE_1_SLV_AXI_CLK] = &gcc_pcie_1_slv_axi_clk.clkr,
3372 [GCC_PCIE_1_SLV_Q2A_AXI_CLK] = &gcc_pcie_1_slv_q2a_axi_clk.clkr,
3373 [GCC_PCIE_2_AUX_CLK] = &gcc_pcie_2_aux_clk.clkr,
3374 [GCC_PCIE_2_AUX_CLK_SRC] = &gcc_pcie_2_aux_clk_src.clkr,
3375 [GCC_PCIE_2_CFG_AHB_CLK] = &gcc_pcie_2_cfg_ahb_clk.clkr,
3376 [GCC_PCIE_2_MSTR_AXI_CLK] = &gcc_pcie_2_mstr_axi_clk.clkr,
3377 [GCC_PCIE_2_PIPE_CLK] = &gcc_pcie_2_pipe_clk.clkr,
3378 [GCC_PCIE_2_SLV_AXI_CLK] = &gcc_pcie_2_slv_axi_clk.clkr,
3379 [GCC_PCIE_2_SLV_Q2A_AXI_CLK] = &gcc_pcie_2_slv_q2a_axi_clk.clkr,
3380 [GCC_PCIE_MDM_CLKREF_EN] = &gcc_pcie_mdm_clkref_en.clkr,
3381 [GCC_PCIE_PHY_AUX_CLK] = &gcc_pcie_phy_aux_clk.clkr,
3382 [GCC_PCIE_PHY_REFGEN_CLK_SRC] = &gcc_pcie_phy_refgen_clk_src.clkr,
3383 [GCC_PCIE_WIFI_CLKREF_EN] = &gcc_pcie_wifi_clkref_en.clkr,
3384 [GCC_PCIE_WIGIG_CLKREF_EN] = &gcc_pcie_wigig_clkref_en.clkr,
3385 [GCC_PDM2_CLK] = &gcc_pdm2_clk.clkr,
3386 [GCC_PDM2_CLK_SRC] = &gcc_pdm2_clk_src.clkr,
3387 [GCC_PDM_AHB_CLK] = &gcc_pdm_ahb_clk.clkr,
3388 [GCC_PDM_XO4_CLK] = &gcc_pdm_xo4_clk.clkr,
3389 [GCC_PRNG_AHB_CLK] = &gcc_prng_ahb_clk.clkr,
3390 [GCC_QMIP_CAMERA_NRT_AHB_CLK] = &gcc_qmip_camera_nrt_ahb_clk.clkr,
3391 [GCC_QMIP_CAMERA_RT_AHB_CLK] = &gcc_qmip_camera_rt_ahb_clk.clkr,
3392 [GCC_QMIP_DISP_AHB_CLK] = &gcc_qmip_disp_ahb_clk.clkr,
3393 [GCC_QMIP_VIDEO_CVP_AHB_CLK] = &gcc_qmip_video_cvp_ahb_clk.clkr,
3394 [GCC_QMIP_VIDEO_VCODEC_AHB_CLK] = &gcc_qmip_video_vcodec_ahb_clk.clkr,
3395 [GCC_QUPV3_WRAP0_CORE_2X_CLK] = &gcc_qupv3_wrap0_core_2x_clk.clkr,
3396 [GCC_QUPV3_WRAP0_CORE_CLK] = &gcc_qupv3_wrap0_core_clk.clkr,
3397 [GCC_QUPV3_WRAP0_S0_CLK] = &gcc_qupv3_wrap0_s0_clk.clkr,
3398 [GCC_QUPV3_WRAP0_S0_CLK_SRC] = &gcc_qupv3_wrap0_s0_clk_src.clkr,
3399 [GCC_QUPV3_WRAP0_S1_CLK] = &gcc_qupv3_wrap0_s1_clk.clkr,
3400 [GCC_QUPV3_WRAP0_S1_CLK_SRC] = &gcc_qupv3_wrap0_s1_clk_src.clkr,
3401 [GCC_QUPV3_WRAP0_S2_CLK] = &gcc_qupv3_wrap0_s2_clk.clkr,
3402 [GCC_QUPV3_WRAP0_S2_CLK_SRC] = &gcc_qupv3_wrap0_s2_clk_src.clkr,
3403 [GCC_QUPV3_WRAP0_S3_CLK] = &gcc_qupv3_wrap0_s3_clk.clkr,
3404 [GCC_QUPV3_WRAP0_S3_CLK_SRC] = &gcc_qupv3_wrap0_s3_clk_src.clkr,
3405 [GCC_QUPV3_WRAP0_S4_CLK] = &gcc_qupv3_wrap0_s4_clk.clkr,
3406 [GCC_QUPV3_WRAP0_S4_CLK_SRC] = &gcc_qupv3_wrap0_s4_clk_src.clkr,
3407 [GCC_QUPV3_WRAP0_S5_CLK] = &gcc_qupv3_wrap0_s5_clk.clkr,
3408 [GCC_QUPV3_WRAP0_S5_CLK_SRC] = &gcc_qupv3_wrap0_s5_clk_src.clkr,
3409 [GCC_QUPV3_WRAP0_S6_CLK] = &gcc_qupv3_wrap0_s6_clk.clkr,
3410 [GCC_QUPV3_WRAP0_S6_CLK_SRC] = &gcc_qupv3_wrap0_s6_clk_src.clkr,
3411 [GCC_QUPV3_WRAP0_S7_CLK] = &gcc_qupv3_wrap0_s7_clk.clkr,
3412 [GCC_QUPV3_WRAP0_S7_CLK_SRC] = &gcc_qupv3_wrap0_s7_clk_src.clkr,
3413 [GCC_QUPV3_WRAP1_CORE_2X_CLK] = &gcc_qupv3_wrap1_core_2x_clk.clkr,
3414 [GCC_QUPV3_WRAP1_CORE_CLK] = &gcc_qupv3_wrap1_core_clk.clkr,
3415 [GCC_QUPV3_WRAP1_S0_CLK] = &gcc_qupv3_wrap1_s0_clk.clkr,
3416 [GCC_QUPV3_WRAP1_S0_CLK_SRC] = &gcc_qupv3_wrap1_s0_clk_src.clkr,
3417 [GCC_QUPV3_WRAP1_S1_CLK] = &gcc_qupv3_wrap1_s1_clk.clkr,
3418 [GCC_QUPV3_WRAP1_S1_CLK_SRC] = &gcc_qupv3_wrap1_s1_clk_src.clkr,
3419 [GCC_QUPV3_WRAP1_S2_CLK] = &gcc_qupv3_wrap1_s2_clk.clkr,
3420 [GCC_QUPV3_WRAP1_S2_CLK_SRC] = &gcc_qupv3_wrap1_s2_clk_src.clkr,
3421 [GCC_QUPV3_WRAP1_S3_CLK] = &gcc_qupv3_wrap1_s3_clk.clkr,
3422 [GCC_QUPV3_WRAP1_S3_CLK_SRC] = &gcc_qupv3_wrap1_s3_clk_src.clkr,
3423 [GCC_QUPV3_WRAP1_S4_CLK] = &gcc_qupv3_wrap1_s4_clk.clkr,
3424 [GCC_QUPV3_WRAP1_S4_CLK_SRC] = &gcc_qupv3_wrap1_s4_clk_src.clkr,
3425 [GCC_QUPV3_WRAP1_S5_CLK] = &gcc_qupv3_wrap1_s5_clk.clkr,
3426 [GCC_QUPV3_WRAP1_S5_CLK_SRC] = &gcc_qupv3_wrap1_s5_clk_src.clkr,
3427 [GCC_QUPV3_WRAP2_CORE_2X_CLK] = &gcc_qupv3_wrap2_core_2x_clk.clkr,
3428 [GCC_QUPV3_WRAP2_CORE_CLK] = &gcc_qupv3_wrap2_core_clk.clkr,
3429 [GCC_QUPV3_WRAP2_S0_CLK] = &gcc_qupv3_wrap2_s0_clk.clkr,
3430 [GCC_QUPV3_WRAP2_S0_CLK_SRC] = &gcc_qupv3_wrap2_s0_clk_src.clkr,
3431 [GCC_QUPV3_WRAP2_S1_CLK] = &gcc_qupv3_wrap2_s1_clk.clkr,
3432 [GCC_QUPV3_WRAP2_S1_CLK_SRC] = &gcc_qupv3_wrap2_s1_clk_src.clkr,
3433 [GCC_QUPV3_WRAP2_S2_CLK] = &gcc_qupv3_wrap2_s2_clk.clkr,
3434 [GCC_QUPV3_WRAP2_S2_CLK_SRC] = &gcc_qupv3_wrap2_s2_clk_src.clkr,
3435 [GCC_QUPV3_WRAP2_S3_CLK] = &gcc_qupv3_wrap2_s3_clk.clkr,
3436 [GCC_QUPV3_WRAP2_S3_CLK_SRC] = &gcc_qupv3_wrap2_s3_clk_src.clkr,
3437 [GCC_QUPV3_WRAP2_S4_CLK] = &gcc_qupv3_wrap2_s4_clk.clkr,
3438 [GCC_QUPV3_WRAP2_S4_CLK_SRC] = &gcc_qupv3_wrap2_s4_clk_src.clkr,
3439 [GCC_QUPV3_WRAP2_S5_CLK] = &gcc_qupv3_wrap2_s5_clk.clkr,
3440 [GCC_QUPV3_WRAP2_S5_CLK_SRC] = &gcc_qupv3_wrap2_s5_clk_src.clkr,
3441 [GCC_QUPV3_WRAP_0_M_AHB_CLK] = &gcc_qupv3_wrap_0_m_ahb_clk.clkr,
3442 [GCC_QUPV3_WRAP_0_S_AHB_CLK] = &gcc_qupv3_wrap_0_s_ahb_clk.clkr,
3443 [GCC_QUPV3_WRAP_1_M_AHB_CLK] = &gcc_qupv3_wrap_1_m_ahb_clk.clkr,
3444 [GCC_QUPV3_WRAP_1_S_AHB_CLK] = &gcc_qupv3_wrap_1_s_ahb_clk.clkr,
3445 [GCC_QUPV3_WRAP_2_M_AHB_CLK] = &gcc_qupv3_wrap_2_m_ahb_clk.clkr,
3446 [GCC_QUPV3_WRAP_2_S_AHB_CLK] = &gcc_qupv3_wrap_2_s_ahb_clk.clkr,
3447 [GCC_SDCC2_AHB_CLK] = &gcc_sdcc2_ahb_clk.clkr,
3448 [GCC_SDCC2_APPS_CLK] = &gcc_sdcc2_apps_clk.clkr,
3449 [GCC_SDCC2_APPS_CLK_SRC] = &gcc_sdcc2_apps_clk_src.clkr,
3450 [GCC_SDCC4_AHB_CLK] = &gcc_sdcc4_ahb_clk.clkr,
3451 [GCC_SDCC4_APPS_CLK] = &gcc_sdcc4_apps_clk.clkr,
3452 [GCC_SDCC4_APPS_CLK_SRC] = &gcc_sdcc4_apps_clk_src.clkr,
3453 [GCC_TSIF_AHB_CLK] = &gcc_tsif_ahb_clk.clkr,
3454 [GCC_TSIF_INACTIVITY_TIMERS_CLK] = &gcc_tsif_inactivity_timers_clk.clkr,
3455 [GCC_TSIF_REF_CLK] = &gcc_tsif_ref_clk.clkr,
3456 [GCC_TSIF_REF_CLK_SRC] = &gcc_tsif_ref_clk_src.clkr,
3457 [GCC_UFS_1X_CLKREF_EN] = &gcc_ufs_1x_clkref_en.clkr,
3458 [GCC_UFS_CARD_AHB_CLK] = &gcc_ufs_card_ahb_clk.clkr,
3459 [GCC_UFS_CARD_AXI_CLK] = &gcc_ufs_card_axi_clk.clkr,
3460 [GCC_UFS_CARD_AXI_CLK_SRC] = &gcc_ufs_card_axi_clk_src.clkr,
3461 [GCC_UFS_CARD_ICE_CORE_CLK] = &gcc_ufs_card_ice_core_clk.clkr,
3462 [GCC_UFS_CARD_ICE_CORE_CLK_SRC] = &gcc_ufs_card_ice_core_clk_src.clkr,
3463 [GCC_UFS_CARD_PHY_AUX_CLK] = &gcc_ufs_card_phy_aux_clk.clkr,
3464 [GCC_UFS_CARD_PHY_AUX_CLK_SRC] = &gcc_ufs_card_phy_aux_clk_src.clkr,
3465 [GCC_UFS_CARD_RX_SYMBOL_0_CLK] = &gcc_ufs_card_rx_symbol_0_clk.clkr,
3466 [GCC_UFS_CARD_RX_SYMBOL_1_CLK] = &gcc_ufs_card_rx_symbol_1_clk.clkr,
3467 [GCC_UFS_CARD_TX_SYMBOL_0_CLK] = &gcc_ufs_card_tx_symbol_0_clk.clkr,
3468 [GCC_UFS_CARD_UNIPRO_CORE_CLK] = &gcc_ufs_card_unipro_core_clk.clkr,
3470 &gcc_ufs_card_unipro_core_clk_src.clkr,
3471 [GCC_UFS_PHY_AHB_CLK] = &gcc_ufs_phy_ahb_clk.clkr,
3472 [GCC_UFS_PHY_AXI_CLK] = &gcc_ufs_phy_axi_clk.clkr,
3473 [GCC_UFS_PHY_AXI_CLK_SRC] = &gcc_ufs_phy_axi_clk_src.clkr,
3474 [GCC_UFS_PHY_ICE_CORE_CLK] = &gcc_ufs_phy_ice_core_clk.clkr,
3475 [GCC_UFS_PHY_ICE_CORE_CLK_SRC] = &gcc_ufs_phy_ice_core_clk_src.clkr,
3476 [GCC_UFS_PHY_PHY_AUX_CLK] = &gcc_ufs_phy_phy_aux_clk.clkr,
3477 [GCC_UFS_PHY_PHY_AUX_CLK_SRC] = &gcc_ufs_phy_phy_aux_clk_src.clkr,
3478 [GCC_UFS_PHY_RX_SYMBOL_0_CLK] = &gcc_ufs_phy_rx_symbol_0_clk.clkr,
3479 [GCC_UFS_PHY_RX_SYMBOL_1_CLK] = &gcc_ufs_phy_rx_symbol_1_clk.clkr,
3480 [GCC_UFS_PHY_TX_SYMBOL_0_CLK] = &gcc_ufs_phy_tx_symbol_0_clk.clkr,
3481 [GCC_UFS_PHY_UNIPRO_CORE_CLK] = &gcc_ufs_phy_unipro_core_clk.clkr,
3483 &gcc_ufs_phy_unipro_core_clk_src.clkr,
3484 [GCC_USB30_PRIM_MASTER_CLK] = &gcc_usb30_prim_master_clk.clkr,
3485 [GCC_USB30_PRIM_MASTER_CLK_SRC] = &gcc_usb30_prim_master_clk_src.clkr,
3486 [GCC_USB30_PRIM_MOCK_UTMI_CLK] = &gcc_usb30_prim_mock_utmi_clk.clkr,
3488 &gcc_usb30_prim_mock_utmi_clk_src.clkr,
3490 &gcc_usb30_prim_mock_utmi_postdiv_clk_src.clkr,
3491 [GCC_USB30_PRIM_SLEEP_CLK] = &gcc_usb30_prim_sleep_clk.clkr,
3492 [GCC_USB30_SEC_MASTER_CLK] = &gcc_usb30_sec_master_clk.clkr,
3493 [GCC_USB30_SEC_MASTER_CLK_SRC] = &gcc_usb30_sec_master_clk_src.clkr,
3494 [GCC_USB30_SEC_MOCK_UTMI_CLK] = &gcc_usb30_sec_mock_utmi_clk.clkr,
3496 &gcc_usb30_sec_mock_utmi_clk_src.clkr,
3498 &gcc_usb30_sec_mock_utmi_postdiv_clk_src.clkr,
3499 [GCC_USB30_SEC_SLEEP_CLK] = &gcc_usb30_sec_sleep_clk.clkr,
3500 [GCC_USB3_PRIM_PHY_AUX_CLK] = &gcc_usb3_prim_phy_aux_clk.clkr,
3501 [GCC_USB3_PRIM_PHY_AUX_CLK_SRC] = &gcc_usb3_prim_phy_aux_clk_src.clkr,
3502 [GCC_USB3_PRIM_PHY_COM_AUX_CLK] = &gcc_usb3_prim_phy_com_aux_clk.clkr,
3503 [GCC_USB3_PRIM_PHY_PIPE_CLK] = &gcc_usb3_prim_phy_pipe_clk.clkr,
3504 [GCC_USB3_SEC_CLKREF_EN] = &gcc_usb3_sec_clkref_en.clkr,
3505 [GCC_USB3_SEC_PHY_AUX_CLK] = &gcc_usb3_sec_phy_aux_clk.clkr,
3506 [GCC_USB3_SEC_PHY_AUX_CLK_SRC] = &gcc_usb3_sec_phy_aux_clk_src.clkr,
3507 [GCC_USB3_SEC_PHY_COM_AUX_CLK] = &gcc_usb3_sec_phy_com_aux_clk.clkr,
3508 [GCC_USB3_SEC_PHY_PIPE_CLK] = &gcc_usb3_sec_phy_pipe_clk.clkr,
3509 [GCC_VIDEO_AXI0_CLK] = &gcc_video_axi0_clk.clkr,
3510 [GCC_VIDEO_AXI1_CLK] = &gcc_video_axi1_clk.clkr,
3511 [GCC_VIDEO_XO_CLK] = &gcc_video_xo_clk.clkr,
3512 [GPLL0] = &gpll0.clkr,
3513 [GPLL0_OUT_EVEN] = &gpll0_out_even.clkr,
3514 [GPLL4] = &gpll4.clkr,
3515 [GPLL9] = &gpll9.clkr,