Lines Matching refs:clkr
45 .clkr = {
71 .clkr.hw.init = &(struct clk_init_data){
74 &gcc_gpll0.clkr.hw,
84 .clkr = {
102 .clkr = {
126 { .hw = &gcc_gpll0.clkr.hw },
127 { .hw = &gcc_gpll0_out_even.clkr.hw },
141 { .hw = &gcc_gpll0.clkr.hw },
143 { .hw = &gcc_gpll0_out_even.clkr.hw },
200 { .hw = &gcc_gpll0.clkr.hw },
201 { .hw = &gcc_gpll9.clkr.hw },
202 { .hw = &gcc_gpll4.clkr.hw },
203 { .hw = &gcc_gpll0_out_even.clkr.hw },
296 .clkr = {
311 .clkr = {
326 .clkr = {
341 .clkr = {
356 .clkr = {
371 .clkr = {
386 .clkr = {
401 .clkr = {
416 .clkr = {
431 .clkr = {
454 .clkr.hw.init = &(struct clk_init_data){
469 .clkr.hw.init = &(struct clk_init_data){
484 .clkr.hw.init = &(struct clk_init_data){
505 .clkr.hw.init = &(struct clk_init_data){
526 .clkr.hw.init = &(struct clk_init_data){
541 .clkr.hw.init = &(struct clk_init_data){
556 .clkr.hw.init = &(struct clk_init_data){
576 .clkr.hw.init = &(struct clk_init_data){
614 .clkr.hw.init = &gcc_qupv3_wrap0_s0_clk_src_init,
631 .clkr.hw.init = &gcc_qupv3_wrap0_s1_clk_src_init,
648 .clkr.hw.init = &gcc_qupv3_wrap0_s2_clk_src_init,
665 .clkr.hw.init = &gcc_qupv3_wrap0_s3_clk_src_init,
682 .clkr.hw.init = &gcc_qupv3_wrap0_s4_clk_src_init,
699 .clkr.hw.init = &gcc_qupv3_wrap0_s5_clk_src_init,
716 .clkr.hw.init = &gcc_qupv3_wrap0_s6_clk_src_init,
733 .clkr.hw.init = &gcc_qupv3_wrap0_s7_clk_src_init,
769 .clkr.hw.init = &gcc_qupv3_wrap1_s0_clk_src_init,
786 .clkr.hw.init = &gcc_qupv3_wrap1_s1_clk_src_init,
803 .clkr.hw.init = &gcc_qupv3_wrap1_s2_clk_src_init,
820 .clkr.hw.init = &gcc_qupv3_wrap1_s3_clk_src_init,
837 .clkr.hw.init = &gcc_qupv3_wrap1_s4_clk_src_init,
854 .clkr.hw.init = &gcc_qupv3_wrap1_s5_clk_src_init,
871 .clkr.hw.init = &gcc_qupv3_wrap2_s0_clk_src_init,
888 .clkr.hw.init = &gcc_qupv3_wrap2_s1_clk_src_init,
905 .clkr.hw.init = &gcc_qupv3_wrap2_s2_clk_src_init,
922 .clkr.hw.init = &gcc_qupv3_wrap2_s3_clk_src_init,
939 .clkr.hw.init = &gcc_qupv3_wrap2_s4_clk_src_init,
956 .clkr.hw.init = &gcc_qupv3_wrap2_s5_clk_src_init,
974 .clkr.hw.init = &(struct clk_init_data){
996 .clkr.hw.init = &(struct clk_init_data){
1019 .clkr.hw.init = &(struct clk_init_data){
1041 .clkr.hw.init = &(struct clk_init_data){
1061 .clkr.hw.init = &(struct clk_init_data){
1076 .clkr.hw.init = &(struct clk_init_data){
1091 .clkr.hw.init = &(struct clk_init_data){
1106 .clkr.hw.init = &(struct clk_init_data){
1121 .clkr.hw.init = &(struct clk_init_data){
1136 .clkr.hw.init = &(struct clk_init_data){
1159 .clkr.hw.init = &(struct clk_init_data){
1174 .clkr.hw.init = &(struct clk_init_data){
1189 .clkr.hw.init = &(struct clk_init_data){
1204 .clkr.hw.init = &(struct clk_init_data){
1219 .clkr.hw.init = &(struct clk_init_data){
1234 .clkr.hw.init = &(struct clk_init_data){
1247 .clkr.hw.init = &(struct clk_init_data) {
1250 &gcc_usb30_prim_mock_utmi_clk_src.clkr.hw,
1262 .clkr.hw.init = &(struct clk_init_data) {
1265 &gcc_usb30_sec_mock_utmi_clk_src.clkr.hw,
1277 .clkr = {
1291 .clkr = {
1306 .clkr = {
1321 .clkr = {
1327 &gcc_ufs_card_axi_clk_src.clkr.hw,
1341 .clkr = {
1347 &gcc_ufs_card_axi_clk_src.clkr.hw,
1361 .clkr = {
1367 &gcc_ufs_phy_axi_clk_src.clkr.hw,
1381 .clkr = {
1387 &gcc_ufs_phy_axi_clk_src.clkr.hw,
1401 .clkr = {
1407 &gcc_usb30_prim_master_clk_src.clkr.hw,
1421 .clkr = {
1427 &gcc_usb30_sec_master_clk_src.clkr.hw,
1441 .clkr = {
1457 .clkr = {
1473 .clkr = {
1488 .clkr = {
1494 &gcc_usb30_prim_master_clk_src.clkr.hw,
1508 .clkr = {
1514 &gcc_usb30_sec_master_clk_src.clkr.hw,
1529 .clkr = {
1545 .clkr = {
1561 .clkr = {
1577 .clkr = {
1590 .clkr = {
1596 &gcc_gp1_clk_src.clkr.hw,
1608 .clkr = {
1614 &gcc_gp2_clk_src.clkr.hw,
1626 .clkr = {
1632 &gcc_gp3_clk_src.clkr.hw,
1644 .clkr = {
1650 &gcc_gpll0.clkr.hw,
1662 .clkr = {
1668 &gcc_gpll0_out_even.clkr.hw,
1680 .clkr = {
1695 .clkr = {
1708 .clkr = {
1721 .clkr = {
1727 &gcc_pcie_0_phy_rchng_clk_src.clkr.hw,
1739 .clkr = {
1745 &gcc_pcie_1_phy_rchng_clk_src.clkr.hw,
1757 .clkr = {
1763 &gcc_pcie_0_aux_clk_src.clkr.hw,
1777 .clkr = {
1790 .clkr = {
1806 .clkr = {
1820 .clkr = {
1826 &gcc_pcie_0_pipe_clk_src.clkr.hw,
1840 .clkr = {
1853 .clkr = {
1866 .clkr = {
1872 &gcc_pcie_1_aux_clk_src.clkr.hw,
1886 .clkr = {
1899 .clkr = {
1915 .clkr = {
1929 .clkr = {
1935 &gcc_pcie_1_pipe_clk_src.clkr.hw,
1949 .clkr = {
1962 .clkr = {
1975 .clkr = {
1981 &gcc_pdm2_clk_src.clkr.hw,
1995 .clkr = {
2008 .clkr = {
2023 .clkr = {
2038 .clkr = {
2053 .clkr = {
2068 .clkr = {
2083 .clkr = {
2096 .clkr = {
2109 .clkr = {
2122 .clkr = {
2128 &gcc_qupv3_wrap0_s0_clk_src.clkr.hw,
2140 .clkr = {
2146 &gcc_qupv3_wrap0_s1_clk_src.clkr.hw,
2158 .clkr = {
2164 &gcc_qupv3_wrap0_s2_clk_src.clkr.hw,
2176 .clkr = {
2182 &gcc_qupv3_wrap0_s3_clk_src.clkr.hw,
2194 .clkr = {
2200 &gcc_qupv3_wrap0_s4_clk_src.clkr.hw,
2212 .clkr = {
2218 &gcc_qupv3_wrap0_s5_clk_src.clkr.hw,
2230 .clkr = {
2236 &gcc_qupv3_wrap0_s6_clk_src.clkr.hw,
2248 .clkr = {
2254 &gcc_qupv3_wrap0_s7_clk_src.clkr.hw,
2266 .clkr = {
2279 .clkr = {
2294 .clkr = {
2309 .clkr = {
2322 .clkr = {
2328 &gcc_qupv3_wrap1_s0_clk_src.clkr.hw,
2340 .clkr = {
2346 &gcc_qupv3_wrap1_s1_clk_src.clkr.hw,
2358 .clkr = {
2364 &gcc_qupv3_wrap1_s2_clk_src.clkr.hw,
2376 .clkr = {
2382 &gcc_qupv3_wrap1_s3_clk_src.clkr.hw,
2394 .clkr = {
2400 &gcc_qupv3_wrap1_s4_clk_src.clkr.hw,
2412 .clkr = {
2418 &gcc_qupv3_wrap1_s5_clk_src.clkr.hw,
2430 .clkr = {
2443 .clkr = {
2456 .clkr = {
2462 &gcc_qupv3_wrap2_s0_clk_src.clkr.hw,
2474 .clkr = {
2480 &gcc_qupv3_wrap2_s1_clk_src.clkr.hw,
2492 .clkr = {
2498 &gcc_qupv3_wrap2_s2_clk_src.clkr.hw,
2510 .clkr = {
2516 &gcc_qupv3_wrap2_s3_clk_src.clkr.hw,
2528 .clkr = {
2534 &gcc_qupv3_wrap2_s4_clk_src.clkr.hw,
2546 .clkr = {
2552 &gcc_qupv3_wrap2_s5_clk_src.clkr.hw,
2566 .clkr = {
2581 .clkr = {
2596 .clkr = {
2611 .clkr = {
2624 .clkr = {
2637 .clkr = {
2643 &gcc_sdcc2_apps_clk_src.clkr.hw,
2655 .clkr = {
2668 .clkr = {
2674 &gcc_sdcc4_apps_clk_src.clkr.hw,
2686 .clkr = {
2699 .clkr = {
2714 .clkr = {
2729 .clkr = {
2735 &gcc_ufs_card_axi_clk_src.clkr.hw,
2749 .clkr = {
2755 &gcc_ufs_card_axi_clk_src.clkr.hw,
2769 .clkr = {
2775 &gcc_ufs_card_ice_core_clk_src.clkr.hw,
2789 .clkr = {
2795 &gcc_ufs_card_ice_core_clk_src.clkr.hw,
2809 .clkr = {
2815 &gcc_ufs_card_phy_aux_clk_src.clkr.hw,
2829 .clkr = {
2835 &gcc_ufs_card_phy_aux_clk_src.clkr.hw,
2848 .clkr = {
2854 &gcc_ufs_card_rx_symbol_0_clk_src.clkr.hw,
2867 .clkr = {
2873 &gcc_ufs_card_rx_symbol_1_clk_src.clkr.hw,
2886 .clkr = {
2892 &gcc_ufs_card_tx_symbol_0_clk_src.clkr.hw,
2906 .clkr = {
2912 &gcc_ufs_card_unipro_core_clk_src.clkr.hw,
2926 .clkr = {
2932 &gcc_ufs_card_unipro_core_clk_src.clkr.hw,
2946 .clkr = {
2961 .clkr = {
2967 &gcc_ufs_phy_axi_clk_src.clkr.hw,
2981 .clkr = {
2987 &gcc_ufs_phy_axi_clk_src.clkr.hw,
3001 .clkr = {
3007 &gcc_ufs_phy_ice_core_clk_src.clkr.hw,
3021 .clkr = {
3027 &gcc_ufs_phy_ice_core_clk_src.clkr.hw,
3041 .clkr = {
3047 &gcc_ufs_phy_phy_aux_clk_src.clkr.hw,
3061 .clkr = {
3067 &gcc_ufs_phy_phy_aux_clk_src.clkr.hw,
3080 .clkr = {
3086 &gcc_ufs_phy_rx_symbol_0_clk_src.clkr.hw,
3099 .clkr = {
3105 &gcc_ufs_phy_rx_symbol_1_clk_src.clkr.hw,
3118 .clkr = {
3124 &gcc_ufs_phy_tx_symbol_0_clk_src.clkr.hw,
3138 .clkr = {
3144 &gcc_ufs_phy_unipro_core_clk_src.clkr.hw,
3158 .clkr = {
3164 &gcc_ufs_phy_unipro_core_clk_src.clkr.hw,
3176 .clkr = {
3182 &gcc_usb30_prim_master_clk_src.clkr.hw,
3194 .clkr = {
3207 .clkr = {
3213 &gcc_usb30_prim_mock_utmi_postdiv_clk_src.clkr.hw,
3225 .clkr = {
3238 .clkr = {
3244 &gcc_usb30_sec_master_clk_src.clkr.hw,
3256 .clkr = {
3269 .clkr = {
3275 &gcc_usb30_sec_mock_utmi_postdiv_clk_src.clkr.hw,
3287 .clkr = {
3300 .clkr = {
3306 &gcc_usb3_prim_phy_aux_clk_src.clkr.hw,
3318 .clkr = {
3324 &gcc_usb3_prim_phy_aux_clk_src.clkr.hw,
3339 .clkr = {
3345 &gcc_usb3_prim_phy_pipe_clk_src.clkr.hw,
3357 .clkr = {
3370 .clkr = {
3376 &gcc_usb3_sec_phy_aux_clk_src.clkr.hw,
3388 .clkr = {
3394 &gcc_usb3_sec_phy_aux_clk_src.clkr.hw,
3407 .clkr = {
3413 &gcc_usb3_sec_phy_pipe_clk_src.clkr.hw,
3428 .clkr = {
3444 .clkr = {
3539 [GCC_AGGRE_NOC_PCIE_0_AXI_CLK] = &gcc_aggre_noc_pcie_0_axi_clk.clkr,
3540 [GCC_AGGRE_NOC_PCIE_1_AXI_CLK] = &gcc_aggre_noc_pcie_1_axi_clk.clkr,
3541 [GCC_AGGRE_NOC_PCIE_TBU_CLK] = &gcc_aggre_noc_pcie_tbu_clk.clkr,
3542 [GCC_AGGRE_UFS_CARD_AXI_CLK] = &gcc_aggre_ufs_card_axi_clk.clkr,
3543 [GCC_AGGRE_UFS_CARD_AXI_HW_CTL_CLK] = &gcc_aggre_ufs_card_axi_hw_ctl_clk.clkr,
3544 [GCC_AGGRE_UFS_PHY_AXI_CLK] = &gcc_aggre_ufs_phy_axi_clk.clkr,
3545 [GCC_AGGRE_UFS_PHY_AXI_HW_CTL_CLK] = &gcc_aggre_ufs_phy_axi_hw_ctl_clk.clkr,
3546 [GCC_AGGRE_USB3_PRIM_AXI_CLK] = &gcc_aggre_usb3_prim_axi_clk.clkr,
3547 [GCC_AGGRE_USB3_SEC_AXI_CLK] = &gcc_aggre_usb3_sec_axi_clk.clkr,
3548 [GCC_BOOT_ROM_AHB_CLK] = &gcc_boot_rom_ahb_clk.clkr,
3549 [GCC_CAMERA_HF_AXI_CLK] = &gcc_camera_hf_axi_clk.clkr,
3550 [GCC_CAMERA_SF_AXI_CLK] = &gcc_camera_sf_axi_clk.clkr,
3551 [GCC_CFG_NOC_USB3_PRIM_AXI_CLK] = &gcc_cfg_noc_usb3_prim_axi_clk.clkr,
3552 [GCC_CFG_NOC_USB3_SEC_AXI_CLK] = &gcc_cfg_noc_usb3_sec_axi_clk.clkr,
3553 [GCC_DDRSS_GPU_AXI_CLK] = &gcc_ddrss_gpu_axi_clk.clkr,
3554 [GCC_DDRSS_PCIE_SF_TBU_CLK] = &gcc_ddrss_pcie_sf_tbu_clk.clkr,
3555 [GCC_DISP_HF_AXI_CLK] = &gcc_disp_hf_axi_clk.clkr,
3556 [GCC_DISP_SF_AXI_CLK] = &gcc_disp_sf_axi_clk.clkr,
3557 [GCC_GP1_CLK] = &gcc_gp1_clk.clkr,
3558 [GCC_GP1_CLK_SRC] = &gcc_gp1_clk_src.clkr,
3559 [GCC_GP2_CLK] = &gcc_gp2_clk.clkr,
3560 [GCC_GP2_CLK_SRC] = &gcc_gp2_clk_src.clkr,
3561 [GCC_GP3_CLK] = &gcc_gp3_clk.clkr,
3562 [GCC_GP3_CLK_SRC] = &gcc_gp3_clk_src.clkr,
3563 [GCC_GPLL0] = &gcc_gpll0.clkr,
3564 [GCC_GPLL0_OUT_EVEN] = &gcc_gpll0_out_even.clkr,
3565 [GCC_GPLL4] = &gcc_gpll4.clkr,
3566 [GCC_GPLL9] = &gcc_gpll9.clkr,
3567 [GCC_GPU_GPLL0_CLK_SRC] = &gcc_gpu_gpll0_clk_src.clkr,
3568 [GCC_GPU_GPLL0_DIV_CLK_SRC] = &gcc_gpu_gpll0_div_clk_src.clkr,
3569 [GCC_GPU_IREF_EN] = &gcc_gpu_iref_en.clkr,
3570 [GCC_GPU_MEMNOC_GFX_CLK] = &gcc_gpu_memnoc_gfx_clk.clkr,
3571 [GCC_GPU_SNOC_DVM_GFX_CLK] = &gcc_gpu_snoc_dvm_gfx_clk.clkr,
3572 [GCC_PCIE0_PHY_RCHNG_CLK] = &gcc_pcie0_phy_rchng_clk.clkr,
3573 [GCC_PCIE1_PHY_RCHNG_CLK] = &gcc_pcie1_phy_rchng_clk.clkr,
3574 [GCC_PCIE_0_AUX_CLK] = &gcc_pcie_0_aux_clk.clkr,
3575 [GCC_PCIE_0_AUX_CLK_SRC] = &gcc_pcie_0_aux_clk_src.clkr,
3576 [GCC_PCIE_0_CFG_AHB_CLK] = &gcc_pcie_0_cfg_ahb_clk.clkr,
3577 [GCC_PCIE_0_CLKREF_EN] = &gcc_pcie_0_clkref_en.clkr,
3578 [GCC_PCIE_0_MSTR_AXI_CLK] = &gcc_pcie_0_mstr_axi_clk.clkr,
3579 [GCC_PCIE_0_PHY_RCHNG_CLK_SRC] = &gcc_pcie_0_phy_rchng_clk_src.clkr,
3580 [GCC_PCIE_0_PIPE_CLK] = &gcc_pcie_0_pipe_clk.clkr,
3581 [GCC_PCIE_0_PIPE_CLK_SRC] = &gcc_pcie_0_pipe_clk_src.clkr,
3582 [GCC_PCIE_0_SLV_AXI_CLK] = &gcc_pcie_0_slv_axi_clk.clkr,
3583 [GCC_PCIE_0_SLV_Q2A_AXI_CLK] = &gcc_pcie_0_slv_q2a_axi_clk.clkr,
3584 [GCC_PCIE_1_AUX_CLK] = &gcc_pcie_1_aux_clk.clkr,
3585 [GCC_PCIE_1_AUX_CLK_SRC] = &gcc_pcie_1_aux_clk_src.clkr,
3586 [GCC_PCIE_1_CFG_AHB_CLK] = &gcc_pcie_1_cfg_ahb_clk.clkr,
3587 [GCC_PCIE_1_CLKREF_EN] = &gcc_pcie_1_clkref_en.clkr,
3588 [GCC_PCIE_1_MSTR_AXI_CLK] = &gcc_pcie_1_mstr_axi_clk.clkr,
3589 [GCC_PCIE_1_PHY_RCHNG_CLK_SRC] = &gcc_pcie_1_phy_rchng_clk_src.clkr,
3590 [GCC_PCIE_1_PIPE_CLK] = &gcc_pcie_1_pipe_clk.clkr,
3591 [GCC_PCIE_1_PIPE_CLK_SRC] = &gcc_pcie_1_pipe_clk_src.clkr,
3592 [GCC_PCIE_1_SLV_AXI_CLK] = &gcc_pcie_1_slv_axi_clk.clkr,
3593 [GCC_PCIE_1_SLV_Q2A_AXI_CLK] = &gcc_pcie_1_slv_q2a_axi_clk.clkr,
3594 [GCC_PDM2_CLK] = &gcc_pdm2_clk.clkr,
3595 [GCC_PDM2_CLK_SRC] = &gcc_pdm2_clk_src.clkr,
3596 [GCC_PDM_AHB_CLK] = &gcc_pdm_ahb_clk.clkr,
3597 [GCC_PDM_XO4_CLK] = &gcc_pdm_xo4_clk.clkr,
3598 [GCC_QMIP_CAMERA_NRT_AHB_CLK] = &gcc_qmip_camera_nrt_ahb_clk.clkr,
3599 [GCC_QMIP_CAMERA_RT_AHB_CLK] = &gcc_qmip_camera_rt_ahb_clk.clkr,
3600 [GCC_QMIP_DISP_AHB_CLK] = &gcc_qmip_disp_ahb_clk.clkr,
3601 [GCC_QMIP_VIDEO_CVP_AHB_CLK] = &gcc_qmip_video_cvp_ahb_clk.clkr,
3602 [GCC_QMIP_VIDEO_VCODEC_AHB_CLK] = &gcc_qmip_video_vcodec_ahb_clk.clkr,
3603 [GCC_QUPV3_WRAP0_CORE_2X_CLK] = &gcc_qupv3_wrap0_core_2x_clk.clkr,
3604 [GCC_QUPV3_WRAP0_CORE_CLK] = &gcc_qupv3_wrap0_core_clk.clkr,
3605 [GCC_QUPV3_WRAP0_S0_CLK] = &gcc_qupv3_wrap0_s0_clk.clkr,
3606 [GCC_QUPV3_WRAP0_S0_CLK_SRC] = &gcc_qupv3_wrap0_s0_clk_src.clkr,
3607 [GCC_QUPV3_WRAP0_S1_CLK] = &gcc_qupv3_wrap0_s1_clk.clkr,
3608 [GCC_QUPV3_WRAP0_S1_CLK_SRC] = &gcc_qupv3_wrap0_s1_clk_src.clkr,
3609 [GCC_QUPV3_WRAP0_S2_CLK] = &gcc_qupv3_wrap0_s2_clk.clkr,
3610 [GCC_QUPV3_WRAP0_S2_CLK_SRC] = &gcc_qupv3_wrap0_s2_clk_src.clkr,
3611 [GCC_QUPV3_WRAP0_S3_CLK] = &gcc_qupv3_wrap0_s3_clk.clkr,
3612 [GCC_QUPV3_WRAP0_S3_CLK_SRC] = &gcc_qupv3_wrap0_s3_clk_src.clkr,
3613 [GCC_QUPV3_WRAP0_S4_CLK] = &gcc_qupv3_wrap0_s4_clk.clkr,
3614 [GCC_QUPV3_WRAP0_S4_CLK_SRC] = &gcc_qupv3_wrap0_s4_clk_src.clkr,
3615 [GCC_QUPV3_WRAP0_S5_CLK] = &gcc_qupv3_wrap0_s5_clk.clkr,
3616 [GCC_QUPV3_WRAP0_S5_CLK_SRC] = &gcc_qupv3_wrap0_s5_clk_src.clkr,
3617 [GCC_QUPV3_WRAP0_S6_CLK] = &gcc_qupv3_wrap0_s6_clk.clkr,
3618 [GCC_QUPV3_WRAP0_S6_CLK_SRC] = &gcc_qupv3_wrap0_s6_clk_src.clkr,
3619 [GCC_QUPV3_WRAP0_S7_CLK] = &gcc_qupv3_wrap0_s7_clk.clkr,
3620 [GCC_QUPV3_WRAP0_S7_CLK_SRC] = &gcc_qupv3_wrap0_s7_clk_src.clkr,
3621 [GCC_QUPV3_WRAP1_CORE_2X_CLK] = &gcc_qupv3_wrap1_core_2x_clk.clkr,
3622 [GCC_QUPV3_WRAP1_CORE_CLK] = &gcc_qupv3_wrap1_core_clk.clkr,
3623 [GCC_QUPV3_WRAP1_S0_CLK] = &gcc_qupv3_wrap1_s0_clk.clkr,
3624 [GCC_QUPV3_WRAP1_S0_CLK_SRC] = &gcc_qupv3_wrap1_s0_clk_src.clkr,
3625 [GCC_QUPV3_WRAP1_S1_CLK] = &gcc_qupv3_wrap1_s1_clk.clkr,
3626 [GCC_QUPV3_WRAP1_S1_CLK_SRC] = &gcc_qupv3_wrap1_s1_clk_src.clkr,
3627 [GCC_QUPV3_WRAP1_S2_CLK] = &gcc_qupv3_wrap1_s2_clk.clkr,
3628 [GCC_QUPV3_WRAP1_S2_CLK_SRC] = &gcc_qupv3_wrap1_s2_clk_src.clkr,
3629 [GCC_QUPV3_WRAP1_S3_CLK] = &gcc_qupv3_wrap1_s3_clk.clkr,
3630 [GCC_QUPV3_WRAP1_S3_CLK_SRC] = &gcc_qupv3_wrap1_s3_clk_src.clkr,
3631 [GCC_QUPV3_WRAP1_S4_CLK] = &gcc_qupv3_wrap1_s4_clk.clkr,
3632 [GCC_QUPV3_WRAP1_S4_CLK_SRC] = &gcc_qupv3_wrap1_s4_clk_src.clkr,
3633 [GCC_QUPV3_WRAP1_S5_CLK] = &gcc_qupv3_wrap1_s5_clk.clkr,
3634 [GCC_QUPV3_WRAP1_S5_CLK_SRC] = &gcc_qupv3_wrap1_s5_clk_src.clkr,
3635 [GCC_QUPV3_WRAP2_CORE_2X_CLK] = &gcc_qupv3_wrap2_core_2x_clk.clkr,
3636 [GCC_QUPV3_WRAP2_CORE_CLK] = &gcc_qupv3_wrap2_core_clk.clkr,
3637 [GCC_QUPV3_WRAP2_S0_CLK] = &gcc_qupv3_wrap2_s0_clk.clkr,
3638 [GCC_QUPV3_WRAP2_S0_CLK_SRC] = &gcc_qupv3_wrap2_s0_clk_src.clkr,
3639 [GCC_QUPV3_WRAP2_S1_CLK] = &gcc_qupv3_wrap2_s1_clk.clkr,
3640 [GCC_QUPV3_WRAP2_S1_CLK_SRC] = &gcc_qupv3_wrap2_s1_clk_src.clkr,
3641 [GCC_QUPV3_WRAP2_S2_CLK] = &gcc_qupv3_wrap2_s2_clk.clkr,
3642 [GCC_QUPV3_WRAP2_S2_CLK_SRC] = &gcc_qupv3_wrap2_s2_clk_src.clkr,
3643 [GCC_QUPV3_WRAP2_S3_CLK] = &gcc_qupv3_wrap2_s3_clk.clkr,
3644 [GCC_QUPV3_WRAP2_S3_CLK_SRC] = &gcc_qupv3_wrap2_s3_clk_src.clkr,
3645 [GCC_QUPV3_WRAP2_S4_CLK] = &gcc_qupv3_wrap2_s4_clk.clkr,
3646 [GCC_QUPV3_WRAP2_S4_CLK_SRC] = &gcc_qupv3_wrap2_s4_clk_src.clkr,
3647 [GCC_QUPV3_WRAP2_S5_CLK] = &gcc_qupv3_wrap2_s5_clk.clkr,
3648 [GCC_QUPV3_WRAP2_S5_CLK_SRC] = &gcc_qupv3_wrap2_s5_clk_src.clkr,
3649 [GCC_QUPV3_WRAP_0_M_AHB_CLK] = &gcc_qupv3_wrap_0_m_ahb_clk.clkr,
3650 [GCC_QUPV3_WRAP_0_S_AHB_CLK] = &gcc_qupv3_wrap_0_s_ahb_clk.clkr,
3651 [GCC_QUPV3_WRAP_1_M_AHB_CLK] = &gcc_qupv3_wrap_1_m_ahb_clk.clkr,
3652 [GCC_QUPV3_WRAP_1_S_AHB_CLK] = &gcc_qupv3_wrap_1_s_ahb_clk.clkr,
3653 [GCC_QUPV3_WRAP_2_M_AHB_CLK] = &gcc_qupv3_wrap_2_m_ahb_clk.clkr,
3654 [GCC_QUPV3_WRAP_2_S_AHB_CLK] = &gcc_qupv3_wrap_2_s_ahb_clk.clkr,
3655 [GCC_SDCC2_AHB_CLK] = &gcc_sdcc2_ahb_clk.clkr,
3656 [GCC_SDCC2_APPS_CLK] = &gcc_sdcc2_apps_clk.clkr,
3657 [GCC_SDCC2_APPS_CLK_SRC] = &gcc_sdcc2_apps_clk_src.clkr,
3658 [GCC_SDCC4_AHB_CLK] = &gcc_sdcc4_ahb_clk.clkr,
3659 [GCC_SDCC4_APPS_CLK] = &gcc_sdcc4_apps_clk.clkr,
3660 [GCC_SDCC4_APPS_CLK_SRC] = &gcc_sdcc4_apps_clk_src.clkr,
3661 [GCC_THROTTLE_PCIE_AHB_CLK] = &gcc_throttle_pcie_ahb_clk.clkr,
3662 [GCC_UFS_1_CLKREF_EN] = &gcc_ufs_1_clkref_en.clkr,
3663 [GCC_UFS_CARD_AHB_CLK] = &gcc_ufs_card_ahb_clk.clkr,
3664 [GCC_UFS_CARD_AXI_CLK] = &gcc_ufs_card_axi_clk.clkr,
3665 [GCC_UFS_CARD_AXI_CLK_SRC] = &gcc_ufs_card_axi_clk_src.clkr,
3666 [GCC_UFS_CARD_AXI_HW_CTL_CLK] = &gcc_ufs_card_axi_hw_ctl_clk.clkr,
3667 [GCC_UFS_CARD_ICE_CORE_CLK] = &gcc_ufs_card_ice_core_clk.clkr,
3668 [GCC_UFS_CARD_ICE_CORE_CLK_SRC] = &gcc_ufs_card_ice_core_clk_src.clkr,
3669 [GCC_UFS_CARD_ICE_CORE_HW_CTL_CLK] = &gcc_ufs_card_ice_core_hw_ctl_clk.clkr,
3670 [GCC_UFS_CARD_PHY_AUX_CLK] = &gcc_ufs_card_phy_aux_clk.clkr,
3671 [GCC_UFS_CARD_PHY_AUX_CLK_SRC] = &gcc_ufs_card_phy_aux_clk_src.clkr,
3672 [GCC_UFS_CARD_PHY_AUX_HW_CTL_CLK] = &gcc_ufs_card_phy_aux_hw_ctl_clk.clkr,
3673 [GCC_UFS_CARD_RX_SYMBOL_0_CLK] = &gcc_ufs_card_rx_symbol_0_clk.clkr,
3674 [GCC_UFS_CARD_RX_SYMBOL_0_CLK_SRC] = &gcc_ufs_card_rx_symbol_0_clk_src.clkr,
3675 [GCC_UFS_CARD_RX_SYMBOL_1_CLK] = &gcc_ufs_card_rx_symbol_1_clk.clkr,
3676 [GCC_UFS_CARD_RX_SYMBOL_1_CLK_SRC] = &gcc_ufs_card_rx_symbol_1_clk_src.clkr,
3677 [GCC_UFS_CARD_TX_SYMBOL_0_CLK] = &gcc_ufs_card_tx_symbol_0_clk.clkr,
3678 [GCC_UFS_CARD_TX_SYMBOL_0_CLK_SRC] = &gcc_ufs_card_tx_symbol_0_clk_src.clkr,
3679 [GCC_UFS_CARD_UNIPRO_CORE_CLK] = &gcc_ufs_card_unipro_core_clk.clkr,
3680 [GCC_UFS_CARD_UNIPRO_CORE_CLK_SRC] = &gcc_ufs_card_unipro_core_clk_src.clkr,
3681 [GCC_UFS_CARD_UNIPRO_CORE_HW_CTL_CLK] = &gcc_ufs_card_unipro_core_hw_ctl_clk.clkr,
3682 [GCC_UFS_PHY_AHB_CLK] = &gcc_ufs_phy_ahb_clk.clkr,
3683 [GCC_UFS_PHY_AXI_CLK] = &gcc_ufs_phy_axi_clk.clkr,
3684 [GCC_UFS_PHY_AXI_CLK_SRC] = &gcc_ufs_phy_axi_clk_src.clkr,
3685 [GCC_UFS_PHY_AXI_HW_CTL_CLK] = &gcc_ufs_phy_axi_hw_ctl_clk.clkr,
3686 [GCC_UFS_PHY_ICE_CORE_CLK] = &gcc_ufs_phy_ice_core_clk.clkr,
3687 [GCC_UFS_PHY_ICE_CORE_CLK_SRC] = &gcc_ufs_phy_ice_core_clk_src.clkr,
3688 [GCC_UFS_PHY_ICE_CORE_HW_CTL_CLK] = &gcc_ufs_phy_ice_core_hw_ctl_clk.clkr,
3689 [GCC_UFS_PHY_PHY_AUX_CLK] = &gcc_ufs_phy_phy_aux_clk.clkr,
3690 [GCC_UFS_PHY_PHY_AUX_CLK_SRC] = &gcc_ufs_phy_phy_aux_clk_src.clkr,
3691 [GCC_UFS_PHY_PHY_AUX_HW_CTL_CLK] = &gcc_ufs_phy_phy_aux_hw_ctl_clk.clkr,
3692 [GCC_UFS_PHY_RX_SYMBOL_0_CLK] = &gcc_ufs_phy_rx_symbol_0_clk.clkr,
3693 [GCC_UFS_PHY_RX_SYMBOL_0_CLK_SRC] = &gcc_ufs_phy_rx_symbol_0_clk_src.clkr,
3694 [GCC_UFS_PHY_RX_SYMBOL_1_CLK] = &gcc_ufs_phy_rx_symbol_1_clk.clkr,
3695 [GCC_UFS_PHY_RX_SYMBOL_1_CLK_SRC] = &gcc_ufs_phy_rx_symbol_1_clk_src.clkr,
3696 [GCC_UFS_PHY_TX_SYMBOL_0_CLK] = &gcc_ufs_phy_tx_symbol_0_clk.clkr,
3697 [GCC_UFS_PHY_TX_SYMBOL_0_CLK_SRC] = &gcc_ufs_phy_tx_symbol_0_clk_src.clkr,
3698 [GCC_UFS_PHY_UNIPRO_CORE_CLK] = &gcc_ufs_phy_unipro_core_clk.clkr,
3699 [GCC_UFS_PHY_UNIPRO_CORE_CLK_SRC] = &gcc_ufs_phy_unipro_core_clk_src.clkr,
3700 [GCC_UFS_PHY_UNIPRO_CORE_HW_CTL_CLK] = &gcc_ufs_phy_unipro_core_hw_ctl_clk.clkr,
3701 [GCC_USB30_PRIM_MASTER_CLK] = &gcc_usb30_prim_master_clk.clkr,
3703 &gcc_usb30_prim_master_clk__force_mem_core_on.clkr,
3704 [GCC_USB30_PRIM_MASTER_CLK_SRC] = &gcc_usb30_prim_master_clk_src.clkr,
3705 [GCC_USB30_PRIM_MOCK_UTMI_CLK] = &gcc_usb30_prim_mock_utmi_clk.clkr,
3706 [GCC_USB30_PRIM_MOCK_UTMI_CLK_SRC] = &gcc_usb30_prim_mock_utmi_clk_src.clkr,
3707 [GCC_USB30_PRIM_MOCK_UTMI_POSTDIV_CLK_SRC] = &gcc_usb30_prim_mock_utmi_postdiv_clk_src.clkr,
3708 [GCC_USB30_PRIM_SLEEP_CLK] = &gcc_usb30_prim_sleep_clk.clkr,
3709 [GCC_USB30_SEC_MASTER_CLK] = &gcc_usb30_sec_master_clk.clkr,
3711 &gcc_usb30_sec_master_clk__force_mem_core_on.clkr,
3712 [GCC_USB30_SEC_MASTER_CLK_SRC] = &gcc_usb30_sec_master_clk_src.clkr,
3713 [GCC_USB30_SEC_MOCK_UTMI_CLK] = &gcc_usb30_sec_mock_utmi_clk.clkr,
3714 [GCC_USB30_SEC_MOCK_UTMI_CLK_SRC] = &gcc_usb30_sec_mock_utmi_clk_src.clkr,
3715 [GCC_USB30_SEC_MOCK_UTMI_POSTDIV_CLK_SRC] = &gcc_usb30_sec_mock_utmi_postdiv_clk_src.clkr,
3716 [GCC_USB30_SEC_SLEEP_CLK] = &gcc_usb30_sec_sleep_clk.clkr,
3717 [GCC_USB3_PRIM_PHY_AUX_CLK] = &gcc_usb3_prim_phy_aux_clk.clkr,
3718 [GCC_USB3_PRIM_PHY_AUX_CLK_SRC] = &gcc_usb3_prim_phy_aux_clk_src.clkr,
3719 [GCC_USB3_PRIM_PHY_COM_AUX_CLK] = &gcc_usb3_prim_phy_com_aux_clk.clkr,
3720 [GCC_USB3_PRIM_PHY_PIPE_CLK] = &gcc_usb3_prim_phy_pipe_clk.clkr,
3721 [GCC_USB3_PRIM_PHY_PIPE_CLK_SRC] = &gcc_usb3_prim_phy_pipe_clk_src.clkr,
3722 [GCC_USB3_SEC_CLKREF_EN] = &gcc_usb3_sec_clkref_en.clkr,
3723 [GCC_USB3_SEC_PHY_AUX_CLK] = &gcc_usb3_sec_phy_aux_clk.clkr,
3724 [GCC_USB3_SEC_PHY_AUX_CLK_SRC] = &gcc_usb3_sec_phy_aux_clk_src.clkr,
3725 [GCC_USB3_SEC_PHY_COM_AUX_CLK] = &gcc_usb3_sec_phy_com_aux_clk.clkr,
3726 [GCC_USB3_SEC_PHY_PIPE_CLK] = &gcc_usb3_sec_phy_pipe_clk.clkr,
3727 [GCC_USB3_SEC_PHY_PIPE_CLK_SRC] = &gcc_usb3_sec_phy_pipe_clk_src.clkr,
3728 [GCC_VIDEO_AXI0_CLK] = &gcc_video_axi0_clk.clkr,
3729 [GCC_VIDEO_AXI1_CLK] = &gcc_video_axi1_clk.clkr,