Lines Matching defs:stm32mp1_ddrphy
142 struct stm32mp1_ddrphy { struct
143 u32 ridr; /* 0x00 R Revision Identification*/
144 u32 pir; /* 0x04 R/W PHY Initialization*/
145 u32 pgcr; /* 0x08 R/W PHY General Configuration*/
146 u32 pgsr; /* 0x0C PHY General Status*/
147 u32 dllgcr; /* 0x10 R/W DLL General Control*/
148 u32 acdllcr; /* 0x14 R/W AC DLL Control*/
149 u32 ptr0; /* 0x18 R/W PHY Timing 0*/
150 u32 ptr1; /* 0x1C R/W PHY Timing 1*/
151 u32 ptr2; /* 0x20 R/W PHY Timing 2*/
152 u32 aciocr; /* 0x24 AC I/O Configuration*/
153 u32 dxccr; /* 0x28 DATX8 Common Configuration*/
154 u32 dsgcr; /* 0x2C DDR System General Configuration*/
155 u32 dcr; /* 0x30 DRAM Configuration*/
156 u32 dtpr0; /* 0x34 DRAM Timing Parameters0*/
157 u32 dtpr1; /* 0x38 DRAM Timing Parameters1*/
158 u32 dtpr2; /* 0x3C DRAM Timing Parameters2*/
159 u32 mr0; /* 0x40 Mode 0*/
160 u32 mr1; /* 0x44 Mode 1*/
161 u32 mr2; /* 0x48 Mode 2*/
162 u32 mr3; /* 0x4C Mode 3*/
163 u32 odtcr; /* 0x50 ODT Configuration*/
164 u32 dtar; /* 0x54 data training address*/
165 u32 dtdr0; /* 0x58 */
166 u32 dtdr1; /* 0x5c */
167 u8 res1[0x0c0 - 0x060]; /* 0x60 */
168 u32 dcuar; /* 0xc0 Address*/
169 u32 dcudr; /* 0xc4 DCU Data*/
170 u32 dcurr; /* 0xc8 DCU Run*/
171 u32 dculr; /* 0xcc DCU Loop*/
172 u32 dcugcr; /* 0xd0 DCU General Configuration*/
173 u32 dcutpr; /* 0xd4 DCU Timing Parameters */
174 u32 dcusr0; /* 0xd8 DCU Status 0*/
175 u32 dcusr1; /* 0xdc DCU Status 1*/
176 u8 res2[0x100 - 0xe0]; /* 0xe0 */
177 u32 bistrr; /* 0x100 BIST Run*/
178 u32 bistmskr0; /* 0x104 BIST Mask 0*/
179 u32 bistmskr1; /* 0x108 BIST Mask 0*/
180 u32 bistwcr; /* 0x10c BIST Word Count*/
181 u32 bistlsr; /* 0x110 BIST LFSR Seed*/
182 u32 bistar0; /* 0x114 BIST Address 0*/
183 u32 bistar1; /* 0x118 BIST Address 1*/
184 u32 bistar2; /* 0x11c BIST Address 2*/
185 u32 bistupdr; /* 0x120 BIST User Data Pattern*/
186 u32 bistgsr; /* 0x124 BIST General Status*/
187 u32 bistwer; /* 0x128 BIST Word Error*/
188 u32 bistber0; /* 0x12c BIST Bit Error 0*/
189 u32 bistber1; /* 0x130 BIST Bit Error 1*/
190 u32 bistber2; /* 0x134 BIST Bit Error 2*/
191 u32 bistwcsr; /* 0x138 BIST Word Count Status*/
192 u32 bistfwr0; /* 0x13c BIST Fail Word 0*/
193 u32 bistfwr1; /* 0x140 BIST Fail Word 1*/
194 u8 res3[0x178 - 0x144]; /* 0x144 */
195 u32 gpr0; /* 0x178 General Purpose 0 (GPR0)*/
196 u32 gpr1; /* 0x17C General Purpose 1 (GPR1)*/
197 u32 zq0cr0; /* 0x180 zq 0 control 0 */
198 u32 zq0cr1; /* 0x184 zq 0 control 1 */
199 u32 zq0sr0; /* 0x188 zq 0 status 0 */
200 u32 zq0sr1; /* 0x18C zq 0 status 1 */
201 u8 res4[0x1C0 - 0x190]; /* 0x190 */
202 u32 dx0gcr; /* 0x1c0 Byte lane 0 General Configuration*/
203 u32 dx0gsr0; /* 0x1c4 Byte lane 0 General Status 0*/
204 u32 dx0gsr1; /* 0x1c8 Byte lane 0 General Status 1*/
205 u32 dx0dllcr; /* 0x1cc Byte lane 0 DLL Control*/
206 u32 dx0dqtr; /* 0x1d0 Byte lane 0 DQ Timing*/
207 u32 dx0dqstr; /* 0x1d4 Byte lane 0 DQS Timing*/
208 u8 res5[0x200 - 0x1d8]; /* 0x1d8 */
209 u32 dx1gcr; /* 0x200 Byte lane 1 General Configuration*/
210 u32 dx1gsr0; /* 0x204 Byte lane 1 General Status 0*/
211 u32 dx1gsr1; /* 0x208 Byte lane 1 General Status 1*/
212 u32 dx1dllcr; /* 0x20c Byte lane 1 DLL Control*/
213 u32 dx1dqtr; /* 0x210 Byte lane 1 DQ Timing*/
214 u32 dx1dqstr; /* 0x214 Byte lane 1 QS Timing*/
215 u8 res6[0x240 - 0x218]; /* 0x218 */
216 u32 dx2gcr; /* 0x240 Byte lane 2 General Configuration*/
217 u32 dx2gsr0; /* 0x244 Byte lane 2 General Status 0*/
218 u32 dx2gsr1; /* 0x248 Byte lane 2 General Status 1*/
219 u32 dx2dllcr; /* 0x24c Byte lane 2 DLL Control*/
220 u32 dx2dqtr; /* 0x250 Byte lane 2 DQ Timing*/
221 u32 dx2dqstr; /* 0x254 Byte lane 2 QS Timing*/
222 u8 res7[0x280 - 0x258]; /* 0x258 */
223 u32 dx3gcr; /* 0x280 Byte lane 3 General Configuration*/
224 u32 dx3gsr0; /* 0x284 Byte lane 3 General Status 0*/
225 u32 dx3gsr1; /* 0x288 Byte lane 3 General Status 1*/
226 u32 dx3dllcr; /* 0x28c Byte lane 3 DLL Control*/
227 u32 dx3dqtr; /* 0x290 Byte lane 3 DQ Timing*/
228 u32 dx3dqstr; /* 0x294 Byte lane 3 QS Timing*/