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157 CVMX_QLM_MODE_PCIE_1X1, /* 1x1 gen2 / gen1 */ enumerator
1650 pipe_port.s.cfg_pem1_dlm2 = (mode == CVMX_QLM_MODE_PCIE_1X1) ? 1 : 0; in __dlmx_setup_pcie_cn70xx()1654 (mode == CVMX_QLM_MODE_PCIE_1X1) ? 3 : /* PEM0-2 */ in __dlmx_setup_pcie_cn70xx()1722 case CVMX_QLM_MODE_PCIE_1X1: /* PEM0 on DLM1 using lane 0 */ in __dlmx_setup_pcie_cn70xx()1725 if (mode == CVMX_QLM_MODE_PCIE_1X1) { in __dlmx_setup_pcie_cn70xx()1995 case CVMX_QLM_MODE_PCIE_1X1: /* PEM0 on DLM1, only 1 lane */ in octeon_configure_qlm_cn70xx()2073 case CVMX_QLM_MODE_PCIE_1X1: in octeon_qlm_dfe_disable()2216 case CVMX_QLM_MODE_PCIE_1X1: in octeon_qlm_dfe_disable_ctle_agc()
970 return CVMX_QLM_MODE_PCIE_1X1; in __cvmx_qlm_get_mode_cn70xx()1002 return CVMX_QLM_MODE_PCIE_1X1; in __cvmx_qlm_get_mode_cn70xx()
271 mode1 == CVMX_QLM_MODE_PCIE_1X1) /* Using DLM 1, l0, l1 not used */ in __cvmx_pcie_get_qlm()1014 mode != CVMX_QLM_MODE_PCIE_1X1) { in __cvmx_pcie_check_pcie_port()
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