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24 #define GET_BIT(_x, _pos) \ argument25 (((_x) >> (_pos)) & 1)48 (_x).horizontal_active)57 (_x).vertical_active)67 (_x).hsync_offset)81 ((GET_BITS((_x).himage_vimage_size_hi, 7, 4) << 8) + (_x).himage_size)83 ((GET_BITS((_x).himage_vimage_size_hi, 3, 0) << 8) + (_x).vimage_size)88 GET_BIT((_x).flags, 7)96 GET_BIT((_x).flags, 2)142 (((uint16_t)(_x).product_code[1] << 8) + (_x).product_code[0])[all …]
281 #define SM_VERSION(x) ({typeof(x) _x = x; \282 _x < SMVID_V2 ? 1 : (_x < 0x20300 ? 2 : 3); })
23 #define SDHCI_CTRL2_FLTCLKSEL(_x) ((_x) << 24) argument27 #define SDHCI_CTRL2_LVLDAT(_x) ((_x) << 16) argument35 #define SDHCI_CTRL2_DFCNT_MASK(_x) ((_x) << 9) argument41 #define SDHCI_CTRL2_SELBASECLK_MASK(_x) ((_x) << 4) argument52 #define SDHCI_CTRL4_DRIVE_MASK(_x) ((_x) << 16) argument
13 #define LINKSYSTEM_FLADJ(_x) ((_x) << 1) argument21 #define PHYCLKRST_SSC_REFCLKSEL(_x) ((_x) << 23) argument24 #define PHYCLKRST_SSC_RANGE(_x) ((_x) << 21) argument38 #define PHYCLKRST_FSEL(_x) ((_x) << 5) argument
33 #define __RD2(_x) (((_x) & 0x00000002) ? 0x2 : ((_x) & 0x1)) argument34 #define __RD4(_x) (((_x) & 0x0000000c) ? __RD2((_x) >> 2) << 2 : __RD2(_x)) argument35 #define __RD8(_x) (((_x) & 0x000000f0) ? __RD4((_x) >> 4) << 4 : __RD4(_x)) argument36 #define __RD16(_x) (((_x) & 0x0000ff00) ? __RD8((_x) >> 8) << 8 : __RD8(_x)) argument37 #define __RD32(_x) (((_x) & 0xffff0000) ? __RD16((_x) >> 16) << 16 : __RD16(_x)) argument
120 #define MVGBE_DFLT_RXQ(_x) (_x << 1) argument121 #define MVGBE_DFLT_RX_ARPQ(_x) (_x << 4) argument133 #define MVGBE_DFLT_RX_TCPQ(_x) (_x << 16) argument134 #define MVGBE_DFLT_RX_UDPQ(_x) (_x << 19) argument135 #define MVGBE_DFLT_RX_BPDUQ(_x) (_x << 22) argument
33 #define MTK_HAS_CAPS(caps, _x) (((caps) & (_x)) == (_x)) argument
18 #define CPU_TO_GT32(_x) ((_x)) argument20 #define CPU_TO_GT32(_x) ( \ argument21 (((_x) & 0xff) << 24) | (((_x) & 0xff00) << 8) | \22 (((_x) & 0xff0000) >> 8) | (((_x) & 0xff000000) >> 24))
21 #define ORION5XGBE_PORT_SERIAL_CONTROL1_REG(_x) \ argument22 ((_x ? ORION5X_EGIGA0_BASE : ORION5X_EGIGA1_BASE) + 0x44c)
18 #define KWGBE_PORT_SERIAL_CONTROL1_REG(_x) \ argument19 ((_x ? KW_EGIGA1_BASE : KW_EGIGA0_BASE) + 0x44c)
187 #define test_devctl_hst_mode(_x) \ argument188 (musb_readb((_x)->mregs, MUSB_DEVCTL)&MUSB_DEVCTL_HM)
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