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33 #define PIO_IMR 0x48 /* Interrupt Mask Register */ macro
107 isr = at91_sys_read(pio+PIO_ISR) & at91_sys_read(pio+PIO_IMR); in at91_gpio_irq_handle()
104 isr &= readl(pio->PIO_IMR); in at91_gpio_irq_handle()
1515 AT91C_REG PIO_IMR; // Interrupt Mask Register member1558 #define PIO_IMR (AT91C_CAST(AT91C_REG *) 0x00000048) // (PIO_IMR) Interrupt Mask Register macro
3449 return (((Pio *)hw)->PIO_IMR & PIO_IMR_P0) >> PIO_IMR_P0_Pos; in hri_pio_get_IMR_P0_bit()3473 return (((Pio *)hw)->PIO_IMR & PIO_IMR_P1) >> PIO_IMR_P1_Pos; in hri_pio_get_IMR_P1_bit()3497 return (((Pio *)hw)->PIO_IMR & PIO_IMR_P2) >> PIO_IMR_P2_Pos; in hri_pio_get_IMR_P2_bit()3521 return (((Pio *)hw)->PIO_IMR & PIO_IMR_P3) >> PIO_IMR_P3_Pos; in hri_pio_get_IMR_P3_bit()3545 return (((Pio *)hw)->PIO_IMR & PIO_IMR_P4) >> PIO_IMR_P4_Pos; in hri_pio_get_IMR_P4_bit()3569 return (((Pio *)hw)->PIO_IMR & PIO_IMR_P5) >> PIO_IMR_P5_Pos; in hri_pio_get_IMR_P5_bit()3593 return (((Pio *)hw)->PIO_IMR & PIO_IMR_P6) >> PIO_IMR_P6_Pos; in hri_pio_get_IMR_P6_bit()3617 return (((Pio *)hw)->PIO_IMR & PIO_IMR_P7) >> PIO_IMR_P7_Pos; in hri_pio_get_IMR_P7_bit()3641 return (((Pio *)hw)->PIO_IMR & PIO_IMR_P8) >> PIO_IMR_P8_Pos; in hri_pio_get_IMR_P8_bit()4218 tmp = ((Pio *)hw)->PIO_IMR; in hri_pio_get_IMR_reg()[all …]
442 AT91_REG PIO_IMR; // Interrupt Mask Register member476 #define PIO_IMR (AT91_CAST(AT91_REG *) 0x00000048) // (PIO_IMR) Interrupt Mask Register macro
7265 __I uint32_t PIO_IMR; /**< (PIO Offset: 0x48) Interrupt Mask Register */ member7338 …__I PIO_IMR_Type PIO_IMR; /**< Offset: 0x48 (R/ 32) Interrupt Mask Reg… member
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