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44 #define PIO_OWER 0xa0 /* Output Write Enable Register */ macro
7429 ((Pio *)hw)->PIO_OWER = PIO_OWSR_P0; in hri_pio_set_OWSR_P0_bit()7453 ((Pio *)hw)->PIO_OWER = PIO_OWSR_P1; in hri_pio_set_OWSR_P1_bit()7477 ((Pio *)hw)->PIO_OWER = PIO_OWSR_P2; in hri_pio_set_OWSR_P2_bit()7501 ((Pio *)hw)->PIO_OWER = PIO_OWSR_P3; in hri_pio_set_OWSR_P3_bit()7525 ((Pio *)hw)->PIO_OWER = PIO_OWSR_P4; in hri_pio_set_OWSR_P4_bit()7549 ((Pio *)hw)->PIO_OWER = PIO_OWSR_P5; in hri_pio_set_OWSR_P5_bit()7573 ((Pio *)hw)->PIO_OWER = PIO_OWSR_P6; in hri_pio_set_OWSR_P6_bit()7597 ((Pio *)hw)->PIO_OWER = PIO_OWSR_P7; in hri_pio_set_OWSR_P7_bit()7621 ((Pio *)hw)->PIO_OWER = PIO_OWSR_P8; in hri_pio_set_OWSR_P8_bit()8197 ((Pio *)hw)->PIO_OWER = mask; in hri_pio_set_OWSR_reg()[all …]
271 base->PIO_OWER = mask; in arch_ioport_set_port_dir()285 base->PIO_OWER = arch_ioport_pin_to_mask(pin); in arch_ioport_set_pin_dir()
456 AT91_REG PIO_OWER; // Output Write Enable Register member487 #define PIO_OWER (AT91_CAST(AT91_REG *) 0x000000A0) // (PIO_OWER) Output Write Enable Regis… macro
1529 AT91C_REG PIO_OWER; // Output Write Enable Register member1569 #define PIO_OWER (AT91C_CAST(AT91C_REG *) 0x000000A0) // (PIO_OWER) Output Write Enable Reg… macro
7285 __O uint32_t PIO_OWER; /**< (PIO Offset: 0xA0) Output Write Enable */ member7358 …__O PIO_OWER_Type PIO_OWER; /**< Offset: 0xA0 ( /W 32) Output Write Enabl… member
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