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Searched refs:hw_base (Results 1 – 12 of 12) sorted by relevance

/libcpu/arm/realview-a8-vmm/
A Dinterrupt.h17 #define INTC_REVISION(hw_base) REG32((hw_base) + 0x0) argument
18 #define INTC_SYSCONFIG(hw_base) REG32((hw_base) + 0x10) argument
19 #define INTC_SYSSTATUS(hw_base) REG32((hw_base) + 0x14) argument
20 #define INTC_SIR_IRQ(hw_base) REG32((hw_base) + 0x40) argument
21 #define INTC_SIR_FIQ(hw_base) REG32((hw_base) + 0x44) argument
22 #define INTC_CONTROL(hw_base) REG32((hw_base) + 0x48) argument
23 #define INTC_PROTECTION(hw_base) REG32((hw_base) + 0x4c) argument
24 #define INTC_IDLE(hw_base) REG32((hw_base) + 0x50) argument
25 #define INTC_IRQ_PRIORITY(hw_base) REG32((hw_base) + 0x60) argument
26 #define INTC_FIQ_PRIORITY(hw_base) REG32((hw_base) + 0x64) argument
[all …]
A Dgic.c27 #define GIC_CPU_CTRL(hw_base) __REG32((hw_base) + 0x00) argument
28 #define GIC_CPU_PRIMASK(hw_base) __REG32((hw_base) + 0x04) argument
29 #define GIC_CPU_BINPOINT(hw_base) __REG32((hw_base) + 0x08) argument
30 #define GIC_CPU_INTACK(hw_base) __REG32((hw_base) + 0x0c) argument
31 #define GIC_CPU_EOI(hw_base) __REG32((hw_base) + 0x10) argument
32 #define GIC_CPU_RUNNINGPRI(hw_base) __REG32((hw_base) + 0x14) argument
33 #define GIC_CPU_HIGHPRI(hw_base) __REG32((hw_base) + 0x18) argument
35 #define GIC_DIST_CTRL(hw_base) __REG32((hw_base) + 0x000) argument
36 #define GIC_DIST_TYPE(hw_base) __REG32((hw_base) + 0x004) argument
47 #define GIC_DIST_SOFTINT(hw_base) __REG32((hw_base) + 0xf00) argument
[all …]
/libcpu/arm/cortex-a/
A Dgicv3.h77 #define GIC_CPU_CTRL(hw_base) __REG32((hw_base) + 0x00U) argument
78 #define GIC_CPU_PRIMASK(hw_base) __REG32((hw_base) + 0x04U) argument
79 #define GIC_CPU_BINPOINT(hw_base) __REG32((hw_base) + 0x08U) argument
80 #define GIC_CPU_INTACK(hw_base) __REG32((hw_base) + 0x0cU) argument
81 #define GIC_CPU_EOI(hw_base) __REG32((hw_base) + 0x10U) argument
82 #define GIC_CPU_RUNNINGPRI(hw_base) __REG32((hw_base) + 0x14U) argument
83 #define GIC_CPU_HIGHPRI(hw_base) __REG32((hw_base) + 0x18U) argument
84 #define GIC_CPU_IIDR(hw_base) __REG32((hw_base) + 0xFCU) argument
88 #define GIC_DIST_CTRL(hw_base) __REG32((hw_base) + 0x000U) argument
89 #define GIC_DIST_TYPE(hw_base) __REG32((hw_base) + 0x004U) argument
[all …]
A Dgic.c33 #define GIC_CPU_CTRL(hw_base) __REG32((hw_base) + 0x00U) argument
34 #define GIC_CPU_PRIMASK(hw_base) __REG32((hw_base) + 0x04U) argument
35 #define GIC_CPU_BINPOINT(hw_base) __REG32((hw_base) + 0x08U) argument
36 #define GIC_CPU_INTACK(hw_base) __REG32((hw_base) + 0x0cU) argument
37 #define GIC_CPU_EOI(hw_base) __REG32((hw_base) + 0x10U) argument
38 #define GIC_CPU_RUNNINGPRI(hw_base) __REG32((hw_base) + 0x14U) argument
39 #define GIC_CPU_HIGHPRI(hw_base) __REG32((hw_base) + 0x18U) argument
40 #define GIC_CPU_IIDR(hw_base) __REG32((hw_base) + 0xFCU) argument
44 #define GIC_DIST_CTRL(hw_base) __REG32((hw_base) + 0x000U) argument
45 #define GIC_DIST_TYPE(hw_base) __REG32((hw_base) + 0x004U) argument
[all …]
/libcpu/arm/cortex-r52/
A Dgicv3.h77 #define GIC_CPU_CTRL(hw_base) __REG32((hw_base) + 0x00U) argument
78 #define GIC_CPU_PRIMASK(hw_base) __REG32((hw_base) + 0x04U) argument
79 #define GIC_CPU_BINPOINT(hw_base) __REG32((hw_base) + 0x08U) argument
80 #define GIC_CPU_INTACK(hw_base) __REG32((hw_base) + 0x0cU) argument
81 #define GIC_CPU_EOI(hw_base) __REG32((hw_base) + 0x10U) argument
82 #define GIC_CPU_RUNNINGPRI(hw_base) __REG32((hw_base) + 0x14U) argument
83 #define GIC_CPU_HIGHPRI(hw_base) __REG32((hw_base) + 0x18U) argument
84 #define GIC_CPU_IIDR(hw_base) __REG32((hw_base) + 0xFCU) argument
88 #define GIC_DIST_CTRL(hw_base) __REG32((hw_base) + 0x000U) argument
89 #define GIC_DIST_TYPE(hw_base) __REG32((hw_base) + 0x004U) argument
[all …]
/libcpu/aarch64/common/include/
A Dgicv3.h76 #define GIC_CPU_CTRL(hw_base) HWREG32((hw_base) + 0x00U) argument
77 #define GIC_CPU_PRIMASK(hw_base) HWREG32((hw_base) + 0x04U) argument
78 #define GIC_CPU_BINPOINT(hw_base) HWREG32((hw_base) + 0x08U) argument
79 #define GIC_CPU_INTACK(hw_base) HWREG32((hw_base) + 0x0cU) argument
80 #define GIC_CPU_EOI(hw_base) HWREG32((hw_base) + 0x10U) argument
81 #define GIC_CPU_RUNNINGPRI(hw_base) HWREG32((hw_base) + 0x14U) argument
82 #define GIC_CPU_HIGHPRI(hw_base) HWREG32((hw_base) + 0x18U) argument
83 #define GIC_CPU_IIDR(hw_base) HWREG32((hw_base) + 0xFCU) argument
86 #define GIC_DIST_CTRL(hw_base) HWREG32((hw_base) + 0x000U) argument
87 #define GIC_DIST_TYPE(hw_base) HWREG32((hw_base) + 0x004U) argument
[all …]
/libcpu/arm/am335x/
A Dinterrupt.h20 #define INTC_REVISION(hw_base) REG32((hw_base) + 0x0) argument
21 #define INTC_SYSCONFIG(hw_base) REG32((hw_base) + 0x10) argument
22 #define INTC_SYSSTATUS(hw_base) REG32((hw_base) + 0x14) argument
23 #define INTC_SIR_IRQ(hw_base) REG32((hw_base) + 0x40) argument
24 #define INTC_SIR_FIQ(hw_base) REG32((hw_base) + 0x44) argument
25 #define INTC_CONTROL(hw_base) REG32((hw_base) + 0x48) argument
26 #define INTC_PROTECTION(hw_base) REG32((hw_base) + 0x4c) argument
27 #define INTC_IDLE(hw_base) REG32((hw_base) + 0x50) argument
28 #define INTC_IRQ_PRIORITY(hw_base) REG32((hw_base) + 0x60) argument
29 #define INTC_FIQ_PRIORITY(hw_base) REG32((hw_base) + 0x64) argument
[all …]
/libcpu/arm/zynqmp-r5/
A Dgic.c28 #define GIC_CPU_CTRL(hw_base) __REG32((hw_base) + 0x00) argument
29 #define GIC_CPU_PRIMASK(hw_base) __REG32((hw_base) + 0x04) argument
30 #define GIC_CPU_BINPOINT(hw_base) __REG32((hw_base) + 0x08) argument
31 #define GIC_CPU_INTACK(hw_base) __REG32((hw_base) + 0x0c) argument
32 #define GIC_CPU_EOI(hw_base) __REG32((hw_base) + 0x10) argument
33 #define GIC_CPU_RUNNINGPRI(hw_base) __REG32((hw_base) + 0x14) argument
34 #define GIC_CPU_HIGHPRI(hw_base) __REG32((hw_base) + 0x18) argument
36 #define GIC_DIST_CTRL(hw_base) __REG32((hw_base) + 0x000) argument
37 #define GIC_DIST_TYPE(hw_base) __REG32((hw_base) + 0x004) argument
47 #define GIC_DIST_SOFTINT(hw_base) __REG32((hw_base) + 0xf00) argument
[all …]
/libcpu/aarch64/common/
A Dgic.c35 #define GIC_CPU_CTRL(hw_base) __REG32((hw_base) + 0x00U) argument
36 #define GIC_CPU_PRIMASK(hw_base) __REG32((hw_base) + 0x04U) argument
37 #define GIC_CPU_BINPOINT(hw_base) __REG32((hw_base) + 0x08U) argument
38 #define GIC_CPU_INTACK(hw_base) __REG32((hw_base) + 0x0cU) argument
39 #define GIC_CPU_EOI(hw_base) __REG32((hw_base) + 0x10U) argument
40 #define GIC_CPU_RUNNINGPRI(hw_base) __REG32((hw_base) + 0x14U) argument
41 #define GIC_CPU_HIGHPRI(hw_base) __REG32((hw_base) + 0x18U) argument
42 #define GIC_CPU_IIDR(hw_base) __REG32((hw_base) + 0xFCU) argument
46 #define GIC_DIST_CTRL(hw_base) __REG32((hw_base) + 0x000U) argument
47 #define GIC_DIST_TYPE(hw_base) __REG32((hw_base) + 0x004U) argument
[all …]
/libcpu/ppc/ppc405/
A Dserial.c46 rt_uint32_t hw_base; member
71 out_8((rt_uint8_t*)device->hw_base + UART_IER, 0x01); in rt_serial_open()
73 out_8((rt_uint8_t*)device->hw_base + UART_FCR, 1); in rt_serial_open()
189 out_8((rt_uint8_t*)device->hw_base + UART_THR, '\r'); in rt_serial_write()
193 out_8((rt_uint8_t*)device->hw_base + UART_THR, *ptr); in rt_serial_write()
204 out_8((rt_uint8_t*)device->hw_base + UART_THR, *ptr); in rt_serial_write()
229 status = in_8((rt_uint8_t *)device->hw_base + UART_LSR); in rt_serial_isr()
263 out_8((rt_uint8_t *)device->hw_base + UART_LSR, in rt_serial_isr()
270 status = in_8((rt_uint8_t *)device->hw_base + UART_LSR); in rt_serial_isr()
289 device->hw_base = UART0_BASE; in rt_hw_serial_init()
[all …]
/libcpu/arm/AT91SAM7S/
A Dserial.c58 struct rt_at91serial_hw* hw_base; member
102 serial->rx_buffer[serial->save_index] = serial->hw_base->US_RHR; in rt_hw_serial_isr()
169 serial->hw_base->US_BRGR = bd; in rt_serial_init()
191 serial->hw_base->US_IER = 1 << 0; /* RxReady interrupt */ in rt_serial_open()
272 while (!(serial->hw_base->US_CSR & AT91C_US_RXRDY)); in rt_serial_read()
275 *ptr = serial->hw_base->US_RHR; in rt_serial_read()
304 serial->hw_base->US_THR = '\r'; in rt_serial_write()
308 while (!(serial->hw_base->US_CSR & AT91C_US_TXRDY)); in rt_serial_write()
311 serial->hw_base->US_THR = *ptr; in rt_serial_write()
320 while (!(serial->hw_base->US_CSR & AT91C_US_TXRDY)); in rt_serial_write()
[all …]
/libcpu/xilinx/microblaze/
A Dserial.c35 struct rt_mb_uart_lite_hw* hw_base; member
67 status = serial->hw_base->STAT_REG; in rt_hw_serial_isr()
71 serial->rx_buffer[serial->save_index] = serial->hw_base->Rx_FIFO; in rt_hw_serial_isr()
85 status = serial->hw_base->STAT_REG; in rt_hw_serial_isr()
141 serial->hw_base->CTRL_REG = 0; /* RxReady interrupt */ in rt_serial_close()
204 *ptr = serial->hw_base->Rx_FIFO; in rt_serial_read()
233 serial->hw_base->Tx_FIFO = '\r'; in rt_serial_write()
237 while (!(serial->hw_base->STAT_REG & XUL_SR_TX_FIFO_EMPTY)); in rt_serial_write()
240 serial->hw_base->Tx_FIFO = *ptr; in rt_serial_write()
253 while (!(serial->hw_base->STAT_REG & XUL_SR_TX_FIFO_EMPTY)); in rt_serial_write()
[all …]

Completed in 23 milliseconds