| /arch/powerpc/cpu/mpc8xx/ |
| A D | cache.c | 21 mtspr(IC_CST, IDC_INVALL); in icache_enable()
22 mtspr(IC_CST, IDC_ENABLE); in icache_enable()
28 mtspr(IC_CST, IDC_DISABLE); in icache_disable()
38 mtspr(MD_CTR, MD_RESETVAL); /* Set cache mode with MMU off */ in dcache_enable()
39 mtspr(DC_CST, IDC_INVALL); in dcache_enable()
40 mtspr(DC_CST, IDC_ENABLE); in dcache_enable()
46 mtspr(DC_CST, IDC_DISABLE); in dcache_disable()
47 mtspr(DC_CST, IDC_INVALL); in dcache_disable()
|
| A D | start.S | 69 mtspr 638, r3
83 mtspr LCTRL2, r0
84 mtspr COUNTA, r0
85 mtspr COUNTB, r0
135 mtspr ICTRL, r2
141 mtspr DER, r2
285 mtspr SRR0,r24
286 mtspr SRR1,r20
305 mtspr XER,r2
313 mtspr SRR0,r2
[all …]
|
| /arch/powerpc/cpu/mpc85xx/ |
| A D | release.S | 34 mtspr SPRN_HDBCR0, r3
44 mtspr SPRN_HID0,r3
55 mtspr SPRN_HID1,r3
61 mtspr SPRN_HDBCR1,r3
86 mtspr SPRN_HDBCR0,r3
94 mtspr SPRN_BUCSR,r3
196 mtspr L1CSR2, r8
202 mtspr L1CSR2,r8
234 mtspr L1CSR2,r3
452 mtspr SPRN_PIR,r0
[all …]
|
| A D | start.S | 345 mtspr IVPR,r1
404 mtspr HID0,r0
415 mtspr HID1,r0
437 mtspr DBCR0,r0
467 mtspr MAS1, r3
512 mtspr MAS1, r3
519 mtspr MAS0, r5
1382 mtspr XER,r2
1390 mtspr SRR0,r2
1391 mtspr SRR1,r0
[all …]
|
| A D | cpu_init_early.c | 38 mtspr(MAS0, _mas0); in setup_ifc()
39 mtspr(MAS1, _mas1); in setup_ifc()
40 mtspr(MAS2, _mas2); in setup_ifc()
41 mtspr(MAS3, _mas3); in setup_ifc()
42 mtspr(MAS7, _mas7); in setup_ifc()
66 mtspr(MAS0, _mas0); in setup_ifc()
67 mtspr(MAS1, _mas1); in setup_ifc()
68 mtspr(MAS2, _mas2); in setup_ifc()
69 mtspr(MAS3, _mas3); in setup_ifc()
70 mtspr(MAS7, _mas7); in setup_ifc()
|
| A D | tlb.c | 27 mtspr(MMUCSR0, 0x4); in invalidate_tlb()
29 mtspr(MMUCSR0, 0x2); in invalidate_tlb()
54 mtspr(MAS0, FSL_BOOKE_MAS0(1, idx, 0)); in read_tlbcam_entry()
113 mtspr(MAS0, FSL_BOOKE_MAS0(1, i, 0)); in init_used_tlb_cams()
181 mtspr(MAS0, _mas0); in disable_tlb()
182 mtspr(MAS1, _mas1); in disable_tlb()
183 mtspr(MAS2, _mas2); in disable_tlb()
184 mtspr(MAS3, _mas3); in disable_tlb()
186 mtspr(MAS7, 0); in disable_tlb()
207 mtspr(MAS6, 0); in find_tlb_idx()
|
| A D | interrupts.c | 48 mtspr(SPRN_TCR, mfspr(SPRN_TCR) | TCR_PIE); in interrupt_init_cpu()
102 mtspr(SPRN_TSR, TSR_PIS); in timer_interrupt_cpu()
|
| A D | mp.c | 316 mtspr(SPRN_TBWU, 0); in plat_mp_up()
317 mtspr(SPRN_TBWL, 0); in plat_mp_up()
392 mtspr(SPRN_TBWU, 0); in plat_mp_up()
393 mtspr(SPRN_TBWL, 0); in plat_mp_up()
|
| A D | cpu_init.c | 616 mtspr(SPRN_L2CSR0, (L2CSR0_L2FI|L2CSR0_L2LFC)); in l2cache_init()
622 mtspr(SPRN_L2CSR1, (32 + 1)); in l2cache_init()
626 mtspr(SPRN_L2CSR0, CFG_SYS_INIT_L2CSR0); in l2cache_init()
706 mtspr(L1CSR2, (mfspr(L1CSR2) | L1CSR2_DCWS)); in cpu_init_r()
713 mtspr(L1CSR2, (mfspr(L1CSR2) & ~L1CSR2_DCSTASHID)); in cpu_init_r()
723 mtspr(SPRN_HDBCR0, (mfspr(SPRN_HDBCR0) | 0x80000000)); in cpu_init_r()
|
| A D | cpu.c | 318 mtspr(DBCR0,val); in do_reset()
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| /arch/powerpc/cpu/mpc83xx/ |
| A D | start.S | 111 mtspr SRR0, r4
112 mtspr SRR1, r3
428 mtspr SRR0,r24
429 mtspr SRR1,r20
448 mtspr XER,r2
456 mtspr SRR0,r2
457 mtspr SRR1,r0
534 mtspr HID0, r3
539 mtspr HID0, r3
544 mtspr HID2, r3
[all …]
|
| /arch/powerpc/include/asm/ |
| A D | cache.h | 112 mtspr(IC_CST, val); in wr_ic_cst()
117 mtspr(IC_ADR, val); in wr_ic_adr()
127 mtspr(DC_CST, val); in wr_dc_cst()
132 mtspr(DC_ADR, val); in wr_dc_adr()
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| A D | processor.h | 1117 #define mtspr(rn, v) asm volatile("mtspr " stringify(rn) ",%0" : : "r" (v)) macro
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