1 /* SPDX-License-Identifier: GPL-2.0+ */ 2 /* 3 * Copyright 2022 NXP 4 */ 5 6 #include <asm/gpio.h> 7 #include <clk.h> 8 #include <linux/bitops.h> 9 #include <phy_interface.h> 10 #include <reset.h> 11 12 /* Core registers */ 13 14 #define EQOS_MAC_REGS_BASE 0x000 15 struct eqos_mac_regs { 16 u32 configuration; /* 0x000 */ 17 u32 unused_004[(0x070 - 0x004) / 4]; /* 0x004 */ 18 u32 q0_tx_flow_ctrl; /* 0x070 */ 19 u32 unused_070[(0x090 - 0x074) / 4]; /* 0x074 */ 20 u32 rx_flow_ctrl; /* 0x090 */ 21 u32 unused_094; /* 0x094 */ 22 u32 txq_prty_map0; /* 0x098 */ 23 u32 unused_09c; /* 0x09c */ 24 u32 rxq_ctrl0; /* 0x0a0 */ 25 u32 unused_0a4; /* 0x0a4 */ 26 u32 rxq_ctrl2; /* 0x0a8 */ 27 u32 unused_0ac[(0x0dc - 0x0ac) / 4]; /* 0x0ac */ 28 u32 us_tic_counter; /* 0x0dc */ 29 u32 unused_0e0[(0x11c - 0x0e0) / 4]; /* 0x0e0 */ 30 u32 hw_feature0; /* 0x11c */ 31 u32 hw_feature1; /* 0x120 */ 32 u32 hw_feature2; /* 0x124 */ 33 u32 unused_128[(0x200 - 0x128) / 4]; /* 0x128 */ 34 u32 mdio_address; /* 0x200 */ 35 u32 mdio_data; /* 0x204 */ 36 u32 unused_208[(0x300 - 0x208) / 4]; /* 0x208 */ 37 u32 address0_high; /* 0x300 */ 38 u32 address0_low; /* 0x304 */ 39 }; 40 41 #define EQOS_MAC_CONFIGURATION_GPSLCE BIT(23) 42 #define EQOS_MAC_CONFIGURATION_CST BIT(21) 43 #define EQOS_MAC_CONFIGURATION_ACS BIT(20) 44 #define EQOS_MAC_CONFIGURATION_WD BIT(19) 45 #define EQOS_MAC_CONFIGURATION_JD BIT(17) 46 #define EQOS_MAC_CONFIGURATION_JE BIT(16) 47 #define EQOS_MAC_CONFIGURATION_PS BIT(15) 48 #define EQOS_MAC_CONFIGURATION_FES BIT(14) 49 #define EQOS_MAC_CONFIGURATION_DM BIT(13) 50 #define EQOS_MAC_CONFIGURATION_LM BIT(12) 51 #define EQOS_MAC_CONFIGURATION_TE BIT(1) 52 #define EQOS_MAC_CONFIGURATION_RE BIT(0) 53 54 #define EQOS_MAC_Q0_TX_FLOW_CTRL_PT_SHIFT 16 55 #define EQOS_MAC_Q0_TX_FLOW_CTRL_PT_MASK 0xffff 56 #define EQOS_MAC_Q0_TX_FLOW_CTRL_TFE BIT(1) 57 58 #define EQOS_MAC_RX_FLOW_CTRL_RFE BIT(0) 59 60 #define EQOS_MAC_TXQ_PRTY_MAP0_PSTQ0_SHIFT 0 61 #define EQOS_MAC_TXQ_PRTY_MAP0_PSTQ0_MASK 0xff 62 63 #define EQOS_MAC_RXQ_CTRL0_RXQ0EN_SHIFT 0 64 #define EQOS_MAC_RXQ_CTRL0_RXQ0EN_MASK 3 65 #define EQOS_MAC_RXQ_CTRL0_RXQ0EN_NOT_ENABLED 0 66 #define EQOS_MAC_RXQ_CTRL0_RXQ0EN_ENABLED_DCB 2 67 #define EQOS_MAC_RXQ_CTRL0_RXQ0EN_ENABLED_AV 1 68 69 #define EQOS_MAC_RXQ_CTRL2_PSRQ0_SHIFT 0 70 #define EQOS_MAC_RXQ_CTRL2_PSRQ0_MASK 0xff 71 72 #define EQOS_MAC_HW_FEATURE0_MMCSEL_SHIFT 8 73 #define EQOS_MAC_HW_FEATURE0_HDSEL_SHIFT 2 74 #define EQOS_MAC_HW_FEATURE0_GMIISEL_SHIFT 1 75 #define EQOS_MAC_HW_FEATURE0_MIISEL_SHIFT 0 76 77 #define EQOS_MAC_HW_FEATURE1_TXFIFOSIZE_SHIFT 6 78 #define EQOS_MAC_HW_FEATURE1_TXFIFOSIZE_MASK 0x1f 79 #define EQOS_MAC_HW_FEATURE1_RXFIFOSIZE_SHIFT 0 80 #define EQOS_MAC_HW_FEATURE1_RXFIFOSIZE_MASK 0x1f 81 82 #define EQOS_MAC_HW_FEATURE3_ASP_SHIFT 28 83 #define EQOS_MAC_HW_FEATURE3_ASP_MASK 0x3 84 85 #define EQOS_MAC_MDIO_ADDRESS_PA_MASK GENMASK(25, 21) 86 #define EQOS_MAC_MDIO_ADDRESS_RDA_MASK GENMASK(20, 16) 87 #define EQOS_MAC_MDIO_ADDRESS_CR_MASK GENMASK(11, 8) 88 #define EQOS_MAC_MDIO_ADDRESS_CR_100_150 1 89 #define EQOS_MAC_MDIO_ADDRESS_CR_20_35 2 90 #define EQOS_MAC_MDIO_ADDRESS_CR_150_250 4 91 #define EQOS_MAC_MDIO_ADDRESS_CR_250_300 5 92 #define EQOS_MAC_MDIO_ADDRESS_SKAP BIT(4) 93 #define EQOS_MAC_MDIO_ADDRESS_GOC_MASK GENMASK(3, 2) 94 #define EQOS_MAC_MDIO_ADDRESS_GOC_READ 3 95 #define EQOS_MAC_MDIO_ADDRESS_GOC_WRITE 1 96 #define EQOS_MAC_MDIO_ADDRESS_C45E BIT(1) 97 #define EQOS_MAC_MDIO_ADDRESS_GB BIT(0) 98 99 #define EQOS_MAC_MDIO_DATA_RA_MASK GENMASK(31, 16) 100 #define EQOS_MAC_MDIO_DATA_GD_MASK 0xffff 101 102 #define EQOS_MTL_REGS_BASE 0xd00 103 struct eqos_mtl_regs { 104 u32 txq0_operation_mode; /* 0xd00 */ 105 u32 unused_d04; /* 0xd04 */ 106 u32 txq0_debug; /* 0xd08 */ 107 u32 unused_d0c[(0xd18 - 0xd0c) / 4]; /* 0xd0c */ 108 u32 txq0_quantum_weight; /* 0xd18 */ 109 u32 unused_d1c[(0xd30 - 0xd1c) / 4]; /* 0xd1c */ 110 u32 rxq0_operation_mode; /* 0xd30 */ 111 u32 unused_d34; /* 0xd34 */ 112 u32 rxq0_debug; /* 0xd38 */ 113 }; 114 115 #define EQOS_MTL_TXQ0_OPERATION_MODE_TQS_SHIFT 16 116 #define EQOS_MTL_TXQ0_OPERATION_MODE_TQS_MASK 0x1ff 117 #define EQOS_MTL_TXQ0_OPERATION_MODE_TXQEN_SHIFT 2 118 #define EQOS_MTL_TXQ0_OPERATION_MODE_TXQEN_MASK 3 119 #define EQOS_MTL_TXQ0_OPERATION_MODE_TXQEN_ENABLED 2 120 #define EQOS_MTL_TXQ0_OPERATION_MODE_TSF BIT(1) 121 #define EQOS_MTL_TXQ0_OPERATION_MODE_FTQ BIT(0) 122 123 #define EQOS_MTL_TXQ0_DEBUG_TXQSTS BIT(4) 124 #define EQOS_MTL_TXQ0_DEBUG_TRCSTS_SHIFT 1 125 #define EQOS_MTL_TXQ0_DEBUG_TRCSTS_MASK 3 126 127 #define EQOS_MTL_RXQ0_OPERATION_MODE_RQS_SHIFT 20 128 #define EQOS_MTL_RXQ0_OPERATION_MODE_RQS_MASK 0x3ff 129 #define EQOS_MTL_RXQ0_OPERATION_MODE_RFD_SHIFT 14 130 #define EQOS_MTL_RXQ0_OPERATION_MODE_RFD_MASK 0x3f 131 #define EQOS_MTL_RXQ0_OPERATION_MODE_RFA_SHIFT 8 132 #define EQOS_MTL_RXQ0_OPERATION_MODE_RFA_MASK 0x3f 133 #define EQOS_MTL_RXQ0_OPERATION_MODE_EHFC BIT(7) 134 #define EQOS_MTL_RXQ0_OPERATION_MODE_RSF BIT(5) 135 136 #define EQOS_MTL_RXQ0_DEBUG_PRXQ_SHIFT 16 137 #define EQOS_MTL_RXQ0_DEBUG_PRXQ_MASK 0x7fff 138 #define EQOS_MTL_RXQ0_DEBUG_RXQSTS_SHIFT 4 139 #define EQOS_MTL_RXQ0_DEBUG_RXQSTS_MASK 3 140 141 #define EQOS_DMA_REGS_BASE 0x1000 142 struct eqos_dma_regs { 143 u32 mode; /* 0x1000 */ 144 u32 sysbus_mode; /* 0x1004 */ 145 u32 unused_1008[(0x1100 - 0x1008) / 4]; /* 0x1008 */ 146 u32 ch0_control; /* 0x1100 */ 147 u32 ch0_tx_control; /* 0x1104 */ 148 u32 ch0_rx_control; /* 0x1108 */ 149 u32 unused_110c; /* 0x110c */ 150 u32 ch0_txdesc_list_haddress; /* 0x1110 */ 151 u32 ch0_txdesc_list_address; /* 0x1114 */ 152 u32 ch0_rxdesc_list_haddress; /* 0x1118 */ 153 u32 ch0_rxdesc_list_address; /* 0x111c */ 154 u32 ch0_txdesc_tail_pointer; /* 0x1120 */ 155 u32 unused_1124; /* 0x1124 */ 156 u32 ch0_rxdesc_tail_pointer; /* 0x1128 */ 157 u32 ch0_txdesc_ring_length; /* 0x112c */ 158 u32 ch0_rxdesc_ring_length; /* 0x1130 */ 159 }; 160 161 #define EQOS_DMA_MODE_SWR BIT(0) 162 163 #define EQOS_DMA_SYSBUS_MODE_RD_OSR_LMT_SHIFT 16 164 #define EQOS_DMA_SYSBUS_MODE_RD_OSR_LMT_MASK 0xf 165 #define EQOS_DMA_SYSBUS_MODE_EAME BIT(11) 166 #define EQOS_DMA_SYSBUS_MODE_BLEN16 BIT(3) 167 #define EQOS_DMA_SYSBUS_MODE_BLEN8 BIT(2) 168 #define EQOS_DMA_SYSBUS_MODE_BLEN4 BIT(1) 169 170 #define EQOS_DMA_CH0_CONTROL_DSL_SHIFT 18 171 #define EQOS_DMA_CH0_CONTROL_DSL_MASK 0x7 172 #define EQOS_DMA_CH0_CONTROL_PBLX8 BIT(16) 173 174 #define EQOS_DMA_CH0_TX_CONTROL_TXPBL_SHIFT 16 175 #define EQOS_DMA_CH0_TX_CONTROL_TXPBL_MASK 0x3f 176 #define EQOS_DMA_CH0_TX_CONTROL_OSP BIT(4) 177 #define EQOS_DMA_CH0_TX_CONTROL_ST BIT(0) 178 179 #define EQOS_DMA_CH0_RX_CONTROL_RXPBL_SHIFT 16 180 #define EQOS_DMA_CH0_RX_CONTROL_RXPBL_MASK 0x3f 181 #define EQOS_DMA_CH0_RX_CONTROL_RBSZ_SHIFT 1 182 #define EQOS_DMA_CH0_RX_CONTROL_RBSZ_MASK 0x3fff 183 #define EQOS_DMA_CH0_RX_CONTROL_SR BIT(0) 184 185 /* These registers are Tegra186-specific */ 186 #define EQOS_TEGRA186_REGS_BASE 0x8800 187 struct eqos_tegra186_regs { 188 u32 sdmemcomppadctrl; /* 0x8800 */ 189 u32 auto_cal_config; /* 0x8804 */ 190 u32 unused_8808; /* 0x8808 */ 191 u32 auto_cal_status; /* 0x880c */ 192 }; 193 194 #define EQOS_SDMEMCOMPPADCTRL_PAD_E_INPUT_OR_E_PWRD BIT(31) 195 196 #define EQOS_AUTO_CAL_CONFIG_START BIT(31) 197 #define EQOS_AUTO_CAL_CONFIG_ENABLE BIT(29) 198 199 #define EQOS_AUTO_CAL_STATUS_ACTIVE BIT(31) 200 201 /* Descriptors */ 202 #define EQOS_DESCRIPTORS_TX 4 203 #define EQOS_DESCRIPTORS_RX 4 204 #define EQOS_DESCRIPTORS_NUM (EQOS_DESCRIPTORS_TX + EQOS_DESCRIPTORS_RX) 205 #define EQOS_BUFFER_ALIGN ARCH_DMA_MINALIGN 206 #define EQOS_MAX_PACKET_SIZE ALIGN(1568, ARCH_DMA_MINALIGN) 207 #define EQOS_RX_BUFFER_SIZE (EQOS_DESCRIPTORS_RX * EQOS_MAX_PACKET_SIZE) 208 209 struct eqos_desc { 210 u32 des0; 211 u32 des1; 212 u32 des2; 213 u32 des3; 214 }; 215 216 #define EQOS_DESC3_OWN BIT(31) 217 #define EQOS_DESC3_FD BIT(29) 218 #define EQOS_DESC3_LD BIT(28) 219 #define EQOS_DESC3_BUF1V BIT(24) 220 221 #define EQOS_AXI_WIDTH_32 4 222 #define EQOS_AXI_WIDTH_64 8 223 #define EQOS_AXI_WIDTH_128 16 224 225 struct eqos_config { 226 bool reg_access_always_ok; 227 int mdio_wait; 228 int swr_wait; 229 int config_mac; 230 int config_mac_mdio; 231 unsigned int axi_bus_width; 232 phy_interface_t (*interface)(const struct udevice *dev); 233 struct eqos_ops *ops; 234 }; 235 236 struct eqos_ops { 237 void (*eqos_inval_desc)(void *desc); 238 void (*eqos_flush_desc)(void *desc); 239 void (*eqos_inval_buffer)(void *buf, size_t size); 240 void (*eqos_flush_buffer)(void *buf, size_t size); 241 int (*eqos_probe_resources)(struct udevice *dev); 242 int (*eqos_remove_resources)(struct udevice *dev); 243 int (*eqos_stop_resets)(struct udevice *dev); 244 int (*eqos_start_resets)(struct udevice *dev); 245 int (*eqos_stop_clks)(struct udevice *dev); 246 int (*eqos_start_clks)(struct udevice *dev); 247 int (*eqos_calibrate_pads)(struct udevice *dev); 248 int (*eqos_disable_calibration)(struct udevice *dev); 249 int (*eqos_set_tx_clk_speed)(struct udevice *dev); 250 int (*eqos_get_enetaddr)(struct udevice *dev); 251 ulong (*eqos_get_tick_clk_rate)(struct udevice *dev); 252 void (*eqos_fix_soc_reset)(struct udevice *dev); 253 }; 254 255 struct eqos_priv { 256 struct udevice *dev; 257 const struct eqos_config *config; 258 fdt_addr_t regs; 259 struct eqos_mac_regs *mac_regs; 260 struct eqos_mtl_regs *mtl_regs; 261 struct eqos_dma_regs *dma_regs; 262 struct eqos_tegra186_regs *tegra186_regs; 263 void *eqos_qcom_rgmii_regs; 264 struct reset_ctl reset_ctl; 265 struct gpio_desc phy_reset_gpio; 266 struct clk clk_master_bus; 267 struct clk clk_rx; 268 struct clk clk_ptp_ref; 269 struct clk clk_tx; 270 struct clk clk_ck; 271 struct clk clk_slave_bus; 272 struct mii_dev *mii; 273 struct phy_device *phy; 274 ofnode phy_of_node; 275 u32 max_speed; 276 void *tx_descs; 277 void *rx_descs; 278 int tx_desc_idx, rx_desc_idx; 279 unsigned int desc_size; 280 unsigned int desc_per_cacheline; 281 void *tx_dma_buf; 282 void *rx_dma_buf; 283 bool started; 284 bool reg_access_ok; 285 bool clk_ck_enabled; 286 unsigned int tx_fifo_sz, rx_fifo_sz; 287 u32 reset_delays[3]; 288 }; 289 290 void eqos_inval_desc_generic(void *desc); 291 void eqos_flush_desc_generic(void *desc); 292 void eqos_inval_buffer_generic(void *buf, size_t size); 293 void eqos_flush_buffer_generic(void *buf, size_t size); 294 int eqos_get_base_addr_dt(struct udevice *dev); 295 int eqos_get_base_addr_pci(struct udevice *dev); 296 int eqos_null_ops(struct udevice *dev); 297 void *eqos_get_driver_data(struct udevice *dev); 298 299 extern struct eqos_config eqos_imx_config; 300 extern struct eqos_config eqos_rockchip_config; 301 extern struct eqos_config eqos_qcom_config; 302 extern struct eqos_config eqos_stm32mp13_config; 303 extern struct eqos_config eqos_stm32mp15_config; 304 extern struct eqos_config eqos_stm32mp25_config; 305 extern struct eqos_config eqos_jh7110_config; 306 extern struct eqos_config eqos_adi_config; 307